JP6176156B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明の一形態によれば、半導体装置が提供される。この半導体装置は、n型およびp型のうち一方の特性を有する第1の半導体層と;n型およびp型のうち前記一方の特性とは異なる他方の特性を有し、前記第1の半導体層に積層された第2の半導体層と;前記一方の特性を有し、前記第2の半導体層に積層された第3の半導体層と;前記第3の半導体層から前記第1の半導体層に向けて落ち込んだ溝部と;前記他方の特性を有し、前記第1の半導体層に積層され、前記溝部によって前記第2の半導体層から隔離された第4の半導体層と;前記溝部とは異なる位置に形成され、前記第3の半導体層から前記第2の半導体層に至るまで落ち込んだ凹部と;前記凹部に形成された電極と;を備える。前記溝部は、前記第4の半導体層に形成され、前記第1の半導体層から前記第3の半導体層に向かう積層方向を向いた第1の面と;前記第1の面の外側に位置し、前記第1の半導体層に形成され、前記積層方向を向いた第2の面と;前記第2の面の外側に位置し、前記第1の半導体層における前記第2の面より前記第2の半導体層側に形成され、前記積層方向を向いた第3の面とを含む。前記凹部の深さは、前記第3の半導体層から前記第1の面に至る深さと同一である。
本発明の他の形態によれば、半導体装置が提供される。この半導体装置は、n型およびp型のうち一方の特性を有する第1の半導体層と;n型およびp型のうち前記一方の特性とは異なる他方の特性を有し、前記第1の半導体層に積層された第2の半導体層と;前記一方の特性を有し、前記第2の半導体層に積層された第3の半導体層と;前記第3の半導体層から前記第1の半導体層に向けて落ち込んだ溝部と;前記他方の特性を有し、前記第1の半導体層に積層され、前記溝部によって前記第2の半導体層から隔離された第4の半導体層と;前記溝部とは異なる位置に形成され、前記第3の半導体層から前記第2の半導体層に至るまで落ち込んだ凹部と;前記凹部に形成された電極と;を備える。前記溝部は、前記第4の半導体層に形成され、前記第1の半導体層から前記第3の半導体層に向かう積層方向を向いた第1の面と;前記第1の面の外側に位置し、前記第1の半導体層に形成され、前記積層方向を向いた第2の面と;前記第2の面の外側に位置し、前記第1の半導体層における前記第2の面より前記第2の半導体層側に形成され、前記積層方向を向いた第3の面とを含む。前記凹部の深さは、前記第3の面から前記第2の面までの深さと同一である。
A−1.半導体装置の構成
図1は、第1実施形態における半導体装置10の構成を模式的に示す断面図である。半導体装置10は、窒化ガリウム(GaN)を用いて形成されたGaN系の半導体装置である。本実施形態では、半導体装置10は、トレンチゲート型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)である。本実施形態では、半導体装置10は、電力制御に用いられ、パワーデバイスとも呼ばれる。
図2は、半導体装置10の製造方法を示す工程図である。半導体装置10を製造する際には、製造者は、エピタキシャル成長によって基板100の上に半導体層110,120,130を順に形成する(工程P110)。本実施形態では、製造者は、有機金属気相成長法(MOCVD)を用いて、基板100の上に半導体層110,120,130を順にエピタキシャル成長させる。
以上説明した第1実施形態によれば、イオン注入および熱拡散を用いることなく形成可能な半導体層140および面212によって、トレンチ210における電界集中を緩和できる。その結果、窒化ガリウム(GaN)から主に成る半導体装置10の電気的特性を向上させることができる。また、トレンチ210の深さdp1,dp2がリセス240の深さdp3と同一であり、トレンチ210の一部とリセス240とを共通のエッチング工程で形成できるため、半導体装置10の製造コストを抑制できる。また、ゲート電極420がトレンチ210の領域216に至るため、ゲート電極420のZ軸方向の深さを十分に確保できる。また、半導体層120のドーピング濃度が半導体層140のドーピング濃度と同一であり、半導体層120と半導体層140とを共通の工程で形成できるため、半導体装置10の製造コストを抑制できる。
図7は、第2実施形態における半導体装置10の製造方法を示す工程図である。第2実施形態における半導体装置10の構成は、第1実施形態と同様である。半導体装置10を製造する際には、製造者は、第1実施形態と同様に、エピタキシャル成長によって基板100の上に半導体層110,120,130を順に形成する(工程P110)。
図11は、第3実施形態における半導体装置10Cの構成を示す説明図である。第3実施形態の半導体装置10Cは、トレンチ210における面212と面213との間に位置する領域216に絶縁膜300が満たされている点を除き、第1実施形態の半導体装置10と同様である。第3実施形態では、ゲート電極420は、トレンチ210の面213より+Z軸方向側に位置する。第3実施形態における半導体装置10Cの製造方法は、領域216を絶縁膜300で満たす点を除き、第1実施形態の製造方法と同様である。第3実施形態における半導体装置10Cの製造方法に、第2実施形態の製造方法を適用してもよい。
図12は、第4実施形態における半導体装置10Dの構成を示す説明図である。第4実施形態の半導体装置10Dは、トレンチ210に代えてトレンチ210Dを有する点を除き、第1実施形態の半導体装置10と同様である。第4実施形態のトレンチ210Dは、トレンチ210の面213に相当する部分に面213Dを有する点を除き、第1実施形態のトレンチ210と同様である。第4実施形態におけるトレンチ210Dの面213Dは、面212より+Z軸方向側に位置し、面212から離れるに従って+Z軸方向へと多段状に形成され、+Z軸方向を向く複数の面を含む。第4実施形態における半導体装置10Dの製造方法に、第1実施形態の製造方法を適用してもよいし、第2実施形態の製造方法を適用してもよい。
図13は、第5実施形態における半導体装置10Eの構成を示す説明図である。第5実施形態の半導体装置10Eは、トレンチ210に代えてトレンチ210Eを有する点を除き、第1実施形態の半導体装置10と同様である。第5実施形態のトレンチ210Eは、トレンチ210の面213に相当する部分に面213Eを有する点を除き、第1実施形態のトレンチ210と同様である。第5実施形態におけるトレンチ210Eの面213Eは、面212より+Z軸方向側に位置し、面212から離れるに従って+Z軸方向へと向かう平面(傾斜面)である。第5実施形態における半導体装置10Eの製造方法に、第1実施形態の製造方法を適用してもよいし、第2実施形態の製造方法を適用してもよい。
図14は、第6実施形態における半導体装置10Fの構成を示す説明図である。第6実施形態の半導体装置10Fは、トレンチ210に代えてトレンチ210Fを有する点を除き、第1実施形態の半導体装置10と同様である。第6実施形態のトレンチ210Fは、トレンチ210の面213に相当する部分に面213Fを有する点を除き、第1実施形態のトレンチ210と同様である。第6実施形態におけるトレンチ210Fの面213Fは、面212より+Z軸方向側に位置し、面212から離れるに従って+Z軸方向へと向かう外側に凸状の曲面である。第6実施形態における半導体装置10Fの製造方法に、第1実施形態の製造方法を適用してもよいし、第2実施形態の製造方法を適用してもよい。
図15は、第7実施形態における半導体装置10Gの構成を示す説明図である。第7実施形態の半導体装置10Gは、トレンチ210に代えてトレンチ210Gを有する点を除き、第1実施形態の半導体装置10と同様である。第7実施形態のトレンチ210Gは、トレンチ210の面213に相当する部分に面213Gを有する点を除き、第1実施形態のトレンチ210と同様である。第7実施形態におけるトレンチ210Gの面213Gは、面212より+Z軸方向側に位置し、面212から離れるに従って+Z軸方向へと向かう内側に凸状の曲面である。第7実施形態における半導体装置10Gの製造方法に、第1実施形態の製造方法を適用してもよいし、第2実施形態の製造方法を適用してもよい。
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
10a1,10a2,10a3,10a4…半導体装置
10b1,10b2,10b3…半導体装置
100…基板
110…半導体層(第1の半導体層)
120…半導体層(第2の半導体層)
130…半導体層(第3の半導体層)
140…半導体層(第4の半導体層)
210,210D,210E,210F,210G…トレンチ
211…面(第1の面)
212…面(第2の面)
213,213D,213E,213F,213G…面(第3の面)
216…領域
240…リセス
300…絶縁膜
410…ソース電極
420…ゲート電極
430…ドレイン電極
440…ボディ電極
610…マスク
612,614…開口
620…マスク
622…開口
660…マスク
662…開口
670…マスク
672,674…開口
Claims (11)
- 半導体装置であって、
n型およびp型のうち一方の特性を有する第1の半導体層と、
n型およびp型のうち前記一方の特性とは異なる他方の特性を有し、前記第1の半導体層に積層された第2の半導体層と、
前記一方の特性を有し、前記第2の半導体層に積層された第3の半導体層と、
前記第3の半導体層から前記第1の半導体層に向けて落ち込んだ溝部と、
前記他方の特性を有し、前記第1の半導体層に積層され、前記溝部によって前記第2の半導体層から隔離された第4の半導体層と、
前記溝部とは異なる位置に形成され、前記第3の半導体層から前記第2の半導体層に至るまで落ち込んだ凹部と、
前記凹部に形成された電極と、
を備え、
前記溝部は、
前記第4の半導体層に形成され、前記第1の半導体層から前記第3の半導体層に向かう積層方向を向いた第1の面と、
前記第1の面の外側に位置し、前記第1の半導体層に形成され、前記積層方向を向いた第2の面と、
前記第2の面の外側に位置し、前記第1の半導体層における前記第2の面より前記第2の半導体層側に形成され、前記積層方向を向いた第3の面と
を含み、
前記凹部の深さは、前記第3の半導体層から前記第1の面に至る深さと同一である、半導体装置。 - 半導体装置であって、
n型およびp型のうち一方の特性を有する第1の半導体層と、
n型およびp型のうち前記一方の特性とは異なる他方の特性を有し、前記第1の半導体層に積層された第2の半導体層と、
前記一方の特性を有し、前記第2の半導体層に積層された第3の半導体層と、
前記第3の半導体層から前記第1の半導体層に向けて落ち込んだ溝部と、
前記他方の特性を有し、前記第1の半導体層に積層され、前記溝部によって前記第2の半導体層から隔離された第4の半導体層と、
前記溝部とは異なる位置に形成され、前記第3の半導体層から前記第2の半導体層に至るまで落ち込んだ凹部と、
前記凹部に形成された電極と、
を備え、
前記溝部は、
前記第4の半導体層に形成され、前記第1の半導体層から前記第3の半導体層に向かう積層方向を向いた第1の面と、
前記第1の面の外側に位置し、前記第1の半導体層に形成され、前記積層方向を向いた第2の面と、
前記第2の面の外側に位置し、前記第1の半導体層における前記第2の面より前記第2の半導体層側に形成され、前記積層方向を向いた第3の面と
を含み、
前記凹部の深さは、前記第3の面から前記第2の面までの深さと同一である、半導体装置。 - 請求項1に記載の半導体装置であって、
前記凹部の深さは、前記第3の面から前記第2の面までの深さと同一である、半導体装置。 - 請求項1から請求項3までのいずれか一項に記載の半導体装置であって、更に、
前記溝部の表面に形成された絶縁膜と、
前記絶縁膜を介して前記溝部に形成されたゲート電極と
を備え、
前記溝部における前記第2の面と前記第3の面とに間に位置する領域には、前記絶縁膜を介して前記ゲート電極が形成されている、半導体装置。 - 請求項1から請求項3までのいずれか一項に記載の半導体装置であって、更に、
前記溝部の表面に形成された絶縁膜と、
前記絶縁膜を介して前記溝部に形成されたゲート電極と
を備え、
前記溝部における前記第2の面と前記第3の面とに間に位置する領域には、前記絶縁膜が満たされている、半導体装置。 - 前記第4の半導体層のドーピング濃度は、前記第2の半導体層のドーピング濃度と同一である、請求項1から請求項5までのいずれか一項に記載の半導体装置。
- 請求項1から請求項6までのいずれか一項に記載の半導体装置であって、
前記第1の半導体層、前記第2の半導体層、前記第3の半導体層、および前記第4の半導体層は、窒化ガリウム(GaN)を含むIII族窒化物の少なくとも1つから主に成り、
前記一方の特性はn型であり、前記他方の特性はp型である、半導体装置。 - 半導体装置の製造方法であって、
n型およびp型のうち一方の特性を有する第1の半導体層を形成する工程と、
n型およびp型のうち前記一方の特性とは異なる他方の特性を有する第2の半導体層を、前記第1の半導体層に積層する工程と、
前記一方の特性を有する第3の半導体層を、前記第2の半導体層に積層する工程と、
前記第3の半導体層から前記第1の半導体層に向けて落ち込んだ溝部を形成することで、前記溝部によって前記第2の半導体層から隔離された第4の半導体層を形成する工程と
を備え、
前記溝部を形成する工程は、
前記第1の半導体層から前記第3の半導体層に向かう積層方向を向いた前記溝部の一部である第1の面を、前記第4の半導体層にドライエッチングによって形成する工程と、
前記第1の半導体層における前記第1の面の外側に、前記積層方向を向いた前記溝部の一部である第2の面をドライエッチングによって形成する工程と、
前記第1の半導体層における前記第2の面の外側かつ前記第2の面より前記第2の半導体層側に、前記積層方向を向いた前記溝部の一部である第3の面をドライエッチングによって形成する工程と
を含む、半導体装置の製造方法。 - 前記第1の面を形成する工程は、前記溝部とは異なる位置において前記第3の半導体層から前記第2の半導体層に至るまで落ち込んだ凹部とともに、前記第1の面を前記第4の半導体層にドライエッチングによって形成する工程である、請求項8に記載の半導体装置の製造方法。
- 請求項8または請求項9に記載の半導体装置の製造方法であって、
前記第1の面を前記第2の面および前記第3の面に先立って形成し、
前記第2の面とともに前記第3の面を形成する、半導体装置の製造方法。 - 請求項8または請求項9に記載の半導体装置の製造方法であって、
前記第3の面を前記第1の面および前記第2の面に先立って形成し、
前記第1の面とともに前記第2の面を形成する、半導体装置の製造方法。
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