JP2015170691A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】トレンチを有する半導体装置の電気的特性を向上させる。【解決手段】半導体装置は、ｎ型およびｐ型のうち一方の特性を有する第１の半導体層と；ｎ型およびｐ型のうち他方の特性を有し、第１の半導体層に積層された第２の半導体層と；一方の特性を有し、第２の半導体層に積層された第３の半導体層と；第３の半導体層から第１の半導体層に向けて落ち込んだ溝部と；他方の特性を有し、第１の半導体層に積層され、溝部によって第２の半導体層から隔離された第４の半導体層とを備える。溝部は、第４の半導体層に形成され、第１の半導体層から第３の半導体層に向かう積層方向を向いた第１の面と；第１の面の外側に位置し、第１の半導体層に形成され、積層方向を向いた第２の面と；第２の面の外側に位置し、第１の半導体層における第２の面より第２の半導体層側に形成され、積層方向を向いた第３の面とを含む。【選択図】図１
Description
本発明は、半導体装置およびその製造方法に関する。
半導体装置（半導体デバイス、半導体素子）の構造として、トレンチ（溝部）にゲート電極を形成したトレンチゲート構造が知られている。特許文献１，２には、トレンチゲート構造におけるトレンチの底部に発生する電界集中を緩和するために、イオン注入および熱拡散の少なくとも一方を用いて、トレンチの底部にｐ型半導体をフローティング領域として形成することが記載されている。特許文献１，２の半導体装置によれば、トレンチの底部に形成されたｐ型半導体によって耐電圧を向上させることができる。
特許文献１，２の半導体装置では、ｎ型半導体層にｐ型半導体のドーパント（不純物）が拡散することによって、ｎ型半導体層の電気的特性が劣化する（例えば、チャネル長およびオン抵抗の増加）という課題があった。特に、イオン注入によってｐ型半導体を形成することが困難である半導体（例えば、窒化ガリウム（ＧａＮ）に代表されるIII族窒化物半導体）に適用する場合、比較的に高温で長時間の加熱処理（例えば、９００℃、６０分）が必要になるため、ｎ型半導体層における電気的特性の劣化が顕著であった。
そのため、トレンチを有する半導体装置の電気的特性を向上させることが可能な技術が望まれていた。そのほか、半導体装置においては、微細化、低コスト化、省資源化、製造の容易化、使い勝手の向上、耐久性の向上などが望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、ｎ型およびｐ型のうち一方の特性を有する第１の半導体層と；ｎ型およびｐ型のうち前記一方の特性とは異なる他方の特性を有し、前記第１の半導体層に積層された第２の半導体層と；前記一方の特性を有し、前記第２の半導体層に積層された第３の半導体層と；前記第３の半導体層から前記第１の半導体層に向けて落ち込んだ溝部と；前記他方の特性を有し、前記第１の半導体層に積層され、前記溝部によって前記第２の半導体層から隔離された第４の半導体層とを備える。なお、第１の半導体層および第３の半導体層は、ｎ型およびｐ型のいずれか一方の同じ型の半導体層であり、第２の半導体層および第４の半導体層は、ｎ型およびｐ型のうち、第１の半導体層および第３の半導体層とは異なる型の半導体層である。この半導体装置において、前記溝部は、前記第４の半導体層に形成され、前記第１の半導体層から前記第３の半導体層に向かう積層方向を向いた第１の面と；前記第１の面の外側に位置し、前記第１の半導体層に形成され、前記積層方向を向いた第２の面と；前記第２の面の外側に位置し、前記第１の半導体層における前記第２の面より前記第２の半導体層側に形成され、前記積層方向を向いた第３の面とを含む。この形態によれば、イオン注入および熱拡散を用いることなく形成可能な第４の半導体層および第３の面によって、溝部における電界集中を緩和できる。その結果、半導体装置の電気的特性を向上させることができる。
（２）上記形態の半導体装置は、更に、前記溝部とは異なる位置に形成され、前記第３の半導体層から前記第２の半導体層に至るまで落ち込んだ凹部と；前記凹部に形成された電極とを備え、前記凹部の深さは、前記第３の半導体層から前記第１の面に至る深さと同一であってもよい。この形態によれば、溝部の一部と凹部とを共通のエッチング工程で形成できるため、半導体装置の製造コストを抑制できる。
（３）上記形態の半導体装置は、更に、前記溝部とは異なる位置に形成され、前記第３の半導体層から前記第２の半導体層に至るまで落ち込んだ凹部と；前記凹部に形成された電極とを備え、前記凹部の深さは、前記第３の面から前記第２の面までの深さと同一であってもよい。この形態によれば、溝部の一部と凹部とを共通のエッチング工程で形成できるため、半導体装置の製造コストを抑制できる。
（４）上記形態の半導体装置は、更に、前記溝部の表面に形成された絶縁膜と；前記絶縁膜を介して前記溝部に形成されたゲート電極とを備え、前記溝部における前記第２の面と前記第３の面とに間に位置する領域には、前記絶縁膜を介して前記ゲート電極が形成されていてもよい。この形態によれば、ゲート電極の深さを十分に確保できる。
（５）上記形態の半導体装置は、更に、前記溝部の表面に形成された絶縁膜と；前記絶縁膜を介して前記溝部に形成されたゲート電極とを備え、前記溝部における前記第２の面と前記第３の面とに間に位置する領域には、前記絶縁膜が満たされていてもよい。この形態によれば、溝部における第２の面と第３の面との間に位置する領域にゲート電極が形成されている場合と比較して、その領域にかかる電界が緩和されるため、半導体装置の耐電圧を向上させることができる。
（６）上記形態の半導体装置において、前記第４の半導体層のドーピング濃度は、前記第２の半導体層のドーピング濃度と同一であってもよい。この形態によれば、第２の半導体層と第４の半導体層とを共通の工程で形成できるため、半導体装置の製造コストを抑制できる。
（７）上記形態の半導体装置において、前記第１の半導体層、前記第２の半導体層、前記第３の半導体層、および前記第４の半導体層は、窒化ガリウム（ＧａＮ）を含むIII族窒化物の少なくとも１つから主に成り、前記一方の特性はｎ型であり、前記他方の特性はｐ型であってもよい。この形態によれば、III族窒化物から主に成る半導体装置の電気的特性を向上させることができる。
（８）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、ｎ型およびｐ型のうち一方の特性を有する第１の半導体層を形成する工程と；ｎ型およびｐ型のうち前記一方の特性とは異なる他方の特性を有する第２の半導体層を、前記第１の半導体層に積層する工程と；前記一方の特性を有する第３の半導体層を、前記第２の半導体層に積層する工程と；前記第３の半導体層から前記第１の半導体層に向けて落ち込んだ溝部を形成することで、前記溝部によって前記第２の半導体層から隔離された第４の半導体層を形成する工程とを備える。この半導体装置の製造方法において、前記溝部を形成する工程は、前記第１の半導体層から前記第３の半導体層に向かう積層方向を向いた前記溝部の一部である第１の面を、前記第４の半導体層にドライエッチングによって形成する工程と；前記第１の半導体層における前記第１の面の外側に、前記積層方向を向いた前記溝部の一部である第２の面をドライエッチングによって形成する工程と；前記第１の半導体層における前記第２の面の外側かつ前記第２の面より前記第２の半導体層側に、前記積層方向を向いた前記溝部の一部である第３の面をドライエッチングによって形成する工程とを含む。この形態によれば、イオン注入および熱拡散を用いることなく、溝部の電界集中を緩和する第４の半導体層および第３の面を形成できる。その結果、半導体装置の電気的特性を向上させることができる。
（９）上記形態における半導体装置の製造方法において、前記第１の面を形成する工程は、前記溝部とは異なる位置において前記第３の半導体層から前記第２の半導体層に至るまで落ち込んだ凹部とともに、前記第１の面を前記第４の半導体層にドライエッチングによって形成する工程であってもよい。この形態によれば、第１の面と凹部とを共通の工程で形成できるため、半導体装置の製造コストを抑制できる。
（１０）上記形態における半導体装置の製造方法において、前記第１の面を前記第２の面および前記第３の面に先立って形成し、前記第２の面とともに第３の面を形成してもよい。この形態によれば、第２の面と第３の面とを共通の工程で形成できるため、半導体装置の製造コストを抑制できる。
（１１）上記形態における半導体装置の製造方法において、前記第３の面を前記第１の面および前記第２の面に先立って形成し、前記第１の面とともに第２の面を形成してもよい。この形態によれば、第１の面と第２の面とを共通の工程で形成できるため、半導体装置の製造コストを抑制できる。
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、上記形態の半導体装置が組み込まれた電気機器、上記形態の半導体装置を製造する製造装置などの形態で実現することができる。
本願発明の半導体装置によれば、第４の半導体層および第３の面によって溝部における電界集中を緩和できる。その結果、半導体装置の電気的特性を向上させることができる。
本願発明における半導体装置の製造方法によれば、イオン注入および熱拡散を用いることなく、溝部の電界集中を緩和する第４の半導体層および第３の面をドライエッチングを用いて形成できる。その結果、半導体装置の電気的特性を向上させることができる。
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、トレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１０は、電力制御に用いられ、パワーデバイスとも呼ばれる。
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、トレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１０は、電力制御に用いられ、パワーデバイスとも呼ばれる。
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。
半導体装置１０は、基板１００と、半導体層１１０と、半導体層１２０と、半導体層１３０と、半導体層１４０とを備える。半導体装置１０は、これらの半導体層による構造として、トレンチ２１０と、リセス２４０とを有する。半導体装置１０は、更に、絶縁膜３００と、ソース電極４１０と、ゲート電極４２０と、ドレイン電極４３０と、ボディ電極４４０とを備える。
半導体装置１０の基板１００は、Ｘ軸およびＹ軸に沿って広がる板状を成す。本実施形態では、基板１００は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、基板１００は、ｎ型の特性を有するｎ型半導体層である。本実施形態では、基板１００は、ケイ素（Ｓｉ）をドナーとして含有する。
半導体装置１０の半導体層１１０は、基板１００の＋Ｚ軸方向側に積層され、Ｘ軸およびＹ軸に沿って広がる板状を成す第１の半導体層である。半導体層１１０は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１１０は、ｎ型の特性を有するｎ型半導体層である。本実施形態では、半導体層１１０は、ケイ素（Ｓｉ）をドナーとして含有する。
半導体装置１０の半導体層１２０は、半導体層１１０の＋Ｚ軸方向側に積層され、Ｘ軸およびＹ軸に沿って広がる板状を成す第２の半導体層である。半導体層１２０は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１２０は、ｐ型の特性を有するｐ型半導体層である。本実施形態では、半導体層１２０は、マグネシウム（Ｍｇ）をアクセプタとして含有する。
半導体装置１０の半導体層１３０は、半導体層１２０の＋Ｚ軸方向側に積層され、Ｘ軸およびＹ軸に沿って広がる板状を成す第３の半導体層である。半導体層１３０は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１３０は、ｎ型の特性を有するｎ型半導体層である。本実施形態では、半導体層１３０は、ケイ素（Ｓｉ）をドナーとして含有する。
半導体装置１０の半導体層１４０は、半導体層１１０の＋Ｚ軸方向側に積層され、トレンチ２１０によって半導体層１２０から隔離された第４の半導体層である。半導体層１４０は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１４０は、ｐ型の特性を有するｐ型半導体層である。本実施形態では、半導体層１４０は、マグネシウム（Ｍｇ）をアクセプタとして含有する。本実施形態では、半導体層１４０のドーピング濃度は、半導体層１２０のドーピング濃度と同一である。
半導体装置１０のトレンチ２１０は、半導体層１３０の＋Ｚ軸方向側から半導体層１１０に向けて落ち込んだ溝部である。本実施形態では、トレンチ２１０は、基板１００に積層された半導体層１１０，１２０，１３０に対するドライエッチングによって形成される。
トレンチ２１０は、半導体層１３０に向かう積層方向（＋Ｚ軸方向）を向いた面として、面２１１と、面２１２と、面２１３とを有する。トレンチ２１０の面２１１は、半導体層１４０に形成された第１の面である。トレンチ２１０の面２１２は、面２１１の外側に位置し、半導体層１１０に形成された第２の面である。トレンチ２１０の面２１３は、面２１２の外側に位置し、半導体層１１０における面２１２より半導体層１２０側（＋Ｚ軸方向側）に形成された第３の面である。
本実施形態では、半導体層１３０に対するトレンチ２１０における面２１１の深さｄｐ１は、トレンチ２１０における面２１３から面２１２までの深さｄｐ２と同一である。本実施形態では、トレンチ２１０における面２１１の深さｄｐ１は、リセス２４０の深さｄｐ３と同一である。
半導体装置１０のリセス２４０は、トレンチ２１０とは異なる位置に形成され、半導体層１３０の＋Ｚ軸方向側から半導体層１２０に至るまで落ち込んだ凹部である。本実施形態では、リセス２４０は、基板１００に積層された半導体層１１０，１２０，１３０に対するドライエッチングによって形成される。
半導体装置１０の絶縁膜３００は、電気絶縁性を有し、トレンチ２１０および半導体層１３０の各表面を覆う。本実施形態では、絶縁膜３００の材質は、二酸化ケイ素（ＳｉＯ2）である。
半導体装置１０のソース電極４１０は、導電性を有し、半導体層１３０の＋Ｚ軸方向側にオーミック接合された電極である。本実施形態では、ソース電極４１０は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に焼成によって合金化した電極である。
半導体装置１０のゲート電極４２０は、導電性を有し、絶縁膜３００を介してトレンチ２１０に形成された電極である。本実施形態では、ゲート電極４２０は、トレンチ２１０における面２１２と面２１３との間に位置する領域２１６に至る。本実施形態では、ゲート電極４２０は、アルミニウム（Ａｌ）から成る。
半導体装置１０のドレイン電極４３０は、導電性を有し、基板１００の−Ｚ軸方向側にオーミック接合された電極である。本実施形態では、ドレイン電極４３０は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に焼成によって合金化した電極である。
半導体装置１０のボディ電極４４０は、導電性を有し、リセス２４０に形成された電極である。本実施形態では、ボディ電極４４０は、ニッケル（Ｎｉ）から成る層に金（Ａｕ）から成る層を積層した後に焼成によって合金化した電極である。
Ａ−２．半導体装置の製造方法
図２は、半導体装置１０の製造方法を示す工程図である。半導体装置１０を製造する際には、製造者は、エピタキシャル成長によって基板１００の上に半導体層１１０，１２０，１３０を順に形成する（工程Ｐ１１０）。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ）を用いて、基板１００の上に半導体層１１０，１２０，１３０を順にエピタキシャル成長させる。
図２は、半導体装置１０の製造方法を示す工程図である。半導体装置１０を製造する際には、製造者は、エピタキシャル成長によって基板１００の上に半導体層１１０，１２０，１３０を順に形成する（工程Ｐ１１０）。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ）を用いて、基板１００の上に半導体層１１０，１２０，１３０を順にエピタキシャル成長させる。
半導体層１１０，１２０，１３０を形成した後（工程Ｐ１１０）、製造者は、ドライエッチングによって、トレンチ２１０における第１の面である面２１１を、リセス２４０とともに形成する（工程Ｐ１３０）。本実施形態では、トレンチ２１０の面２１１をリセス２４０とともに形成する手法は、誘電結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）ドライエッチングである。
図３は、製造途中にある半導体装置１０ａ１を示す説明図である。半導体装置１０ａ１は、半導体層１１０，１２０，１３０を形成した後（工程Ｐ１１０）、第１のドライエッチング工程（工程Ｐ１３０）において、マスク６１０を形成することによって作製される。マスク６１０は、半導体層１３０の＋Ｚ軸方向側の表面に形成される。本実施形態では、マスク６１０の材質は、二酸化ケイ素（ＳｉＯ2）である。マスク６１０は、開口６１２と、開口６１４とを有する。マスク６１０の開口６１２は、トレンチ２１０の面２１２に対応する大きさである。本実施形態では、開口６１２の幅ｄａ２は、０．８μｍ（マイクロメートル）である。他の実施形態では、開口６１２の幅ｄａ２は、０．８μｍ未満であってもよいし、０．８μｍ超過であってもよい。マスク６１０の開口６１４は、リセス２４０に対応する大きさである。
図４は、製造途中にある半導体装置１０ａ２を示す説明図である。半導体装置１０ａ２は、第１のドライエッチング工程（工程Ｐ１３０）において、半導体装置１０ａ１に対してＩＣＰドライエッチングを実施した後、マスク６１０を除去することによって作製される。半導体装置１０ａ２には、トレンチ２１０の面２１１がリセス２４０とともに形成されている。面２１１の深さｄｐ１は、リセス２４０の深さｄｐ３と同じになる。深さｄｐ１，ｄｐ３は、第１のドライエッチング工程（工程Ｐ１３０）によるエッチング深さであり、半導体層１３０が完全に除去され、半導体層１２０が露出する深さである。
図２の説明に戻り、ドライエッチングによってトレンチ２１０の面２１１を形成した後（工程Ｐ１３０）、製造者は、ドライエッチングによって、トレンチ２１０における第２の面である面２１２と、トレンチ２１０における第３の面である面２１３とを形成する（工程Ｐ１４０）。本実施形態では、トレンチ２１０の面２１２，２１３を形成する手法は、ＩＣＰドライエッチングである。
図５は、製造途中にある半導体装置１０ａ３を示す説明図である。半導体装置１０ａ３は、第２のドライエッチング工程（工程Ｐ１４０）において、半導体装置１０ａ２に対してマスク６２０を形成することによって作製される。マスク６２０は、半導体層１３０の＋Ｚ軸方向側の表面の一部、半導体層１２０の表面のうち面２１１として残す部分、および、リセス２４０の表面に対して形成される。本実施形態では、マスク６２０の材質は、二酸化ケイ素（ＳｉＯ2）である。マスク６２０は、トレンチ２１０の面２１１，２１３に対応する大きさである開口６２２を有する。開口６２２の内側の幅ｄａ１は、後工程で最終的に形成されるトレンチ２１０の面２１１に対応し、マスク６１０の幅ｄａ２より小さい。開口６２２の外側の幅ｄａ３は、後工程で形成されるトレンチ２１０の面２１３に対応し、マスク６１０の幅ｄａ２より大きい。本実施形態では、開口６２２の内側の幅ｄａ１は、０．４μｍであり、開口６２２の外側の幅ｄａ３は、１．２μｍである。他の実施形態では、開口６２２の内側の幅ｄａ１は、０．４μｍ未満であってもよいし、０．４μｍ超過であってもよい。他の実施形態では、開口６２２の外側の幅ｄａ３は、１．２μｍ未満であってもよいし、１．２μｍ超過であってもよい。
図６は、製造途中にある半導体装置１０ａ４を示す説明図である。半導体装置１０ａ４は、第２のドライエッチング工程（工程Ｐ１４０）において、半導体装置１０ａ３に対してＩＣＰドライエッチングを実施した後、マスク６２０を除去することによって作製される。半導体装置１０ａ４には、トレンチ２１０の面２１２，２１３が形成されている。これによって、トレンチ２１０が完了する。第２のドライエッチング工程（工程Ｐ１４０）によるエッチング深さは、半導体層１２０，１３０が完全に除去され、半導体層１１０が露出する深さである。トレンチ２１０における面２１３から面２１２までの深さｄｐ２は、第１のドライエッチング工程（工程Ｐ１３０）によるエッチング深さと同じになる。すなわち、深さｄｐ２は、面２１１の深さｄｐ１およびリセス２４０の深さｄｐ３と同じになる。
図２の説明に戻り、トレンチ２１０の面２１２，２１３を形成した後（工程Ｐ１４０）、製造者は、絶縁膜３００を形成する（工程Ｐ１７０）。本実施形態では、絶縁膜３００を形成する手法は、原子層体積法（ＡＬＤ：Atomic Layer Deposition）である。
絶縁膜３００を形成した後（工程Ｐ１７０）、製造者は、ソース電極４１０、ゲート電極４２０、ドレイン電極４３０およびボディ電極４４０を形成する（工程Ｐ１８０）。これらの工程を経て、半導体装置１０が完成する。
Ａ−３．効果
以上説明した第１実施形態によれば、イオン注入および熱拡散を用いることなく形成可能な半導体層１４０および面２１２によって、トレンチ２１０における電界集中を緩和できる。その結果、窒化ガリウム（ＧａＮ）から主に成る半導体装置１０の電気的特性を向上させることができる。また、トレンチ２１０の深さｄｐ１，ｄｐ２がリセス２４０の深さｄｐ３と同一であり、トレンチ２１０の一部とリセス２４０とを共通のエッチング工程で形成できるため、半導体装置１０の製造コストを抑制できる。また、ゲート電極４２０がトレンチ２１０の領域２１６に至るため、ゲート電極４２０のＺ軸方向の深さを十分に確保できる。また、半導体層１２０のドーピング濃度が半導体層１４０のドーピング濃度と同一であり、半導体層１２０と半導体層１４０とを共通の工程で形成できるため、半導体装置１０の製造コストを抑制できる。
以上説明した第１実施形態によれば、イオン注入および熱拡散を用いることなく形成可能な半導体層１４０および面２１２によって、トレンチ２１０における電界集中を緩和できる。その結果、窒化ガリウム（ＧａＮ）から主に成る半導体装置１０の電気的特性を向上させることができる。また、トレンチ２１０の深さｄｐ１，ｄｐ２がリセス２４０の深さｄｐ３と同一であり、トレンチ２１０の一部とリセス２４０とを共通のエッチング工程で形成できるため、半導体装置１０の製造コストを抑制できる。また、ゲート電極４２０がトレンチ２１０の領域２１６に至るため、ゲート電極４２０のＺ軸方向の深さを十分に確保できる。また、半導体層１２０のドーピング濃度が半導体層１４０のドーピング濃度と同一であり、半導体層１２０と半導体層１４０とを共通の工程で形成できるため、半導体装置１０の製造コストを抑制できる。
Ｂ．第２実施形態
図７は、第２実施形態における半導体装置１０の製造方法を示す工程図である。第２実施形態における半導体装置１０の構成は、第１実施形態と同様である。半導体装置１０を製造する際には、製造者は、第１実施形態と同様に、エピタキシャル成長によって基板１００の上に半導体層１１０，１２０，１３０を順に形成する（工程Ｐ１１０）。
図７は、第２実施形態における半導体装置１０の製造方法を示す工程図である。第２実施形態における半導体装置１０の構成は、第１実施形態と同様である。半導体装置１０を製造する際には、製造者は、第１実施形態と同様に、エピタキシャル成長によって基板１００の上に半導体層１１０，１２０，１３０を順に形成する（工程Ｐ１１０）。
半導体層１１０，１２０，１３０を形成した後（工程Ｐ１１０）、製造者は、ドライエッチングによって、トレンチ２１０における第３の面である面２１３を形成する（工程Ｐ１５０）。本実施形態では、トレンチ２１０の面２１３を形成する手法は、ＩＣＰドライエッチングである。
図８は、第２実施形態における製造途中にある半導体装置１０ｂ１を示す説明図である。半導体装置１０ｂ１は、半導体層１１０，１２０，１３０を形成した後（工程Ｐ１１０）、第１のドライエッチング工程（工程Ｐ１５０）において、マスク６６０を形成することによって作製される。マスク６６０は、半導体層１３０の＋Ｚ軸方向側の表面に形成される。本実施形態では、マスク６６０の材質は、二酸化ケイ素（ＳｉＯ2）である。マスク６６０は、トレンチ２１０の面２１１，２１３に対応する大きさである開口６６２を有する。開口６６２の内側の幅ｄａ１は、後工程で形成されるトレンチ２１０の面２１１に対応する。開口６６２の外側の幅ｄａ３は、後工程で形成されるトレンチ２１０の面２１３に対応する。本実施形態では、開口６６２の内側の幅ｄａ１は、０．４μｍであり、開口６６２の外側の幅ｄａ３は、１．２μｍである。他の実施形態では、開口６６２の内側の幅ｄａ１は、０．４μｍ未満であってもよいし、０．４μｍ超過であってもよい。他の実施形態では、開口６６２の外側の幅ｄａ３は、１．２μｍ未満であってもよいし、１．２μｍ超過であってもよい。
図９は、第２実施形態における製造途中にある半導体装置１０ｂ２を示す説明図である。半導体装置１０ｂ２は、第１のドライエッチング工程（工程Ｐ１５０）において、半導体装置１０ｂ１に対してＩＣＰドライエッチングを実施した後、マスク６６０を除去することによって作製される。半導体装置１０ｂ２には、トレンチ２１０の面２１３が形成されている。第１のドライエッチング工程（工程Ｐ１５０）によるエッチング深さは、半導体層１２０，１３０が完全に除去され、半導体層１１０が露出する深さである。
図７の説明に戻り、トレンチ２１０の面２１３を形成した後（工程Ｐ１５０）、製造者は、ドライエッチングによって、トレンチ２１０における第１の面である面２１１と、トレンチ２１０における第２の面である面２１２とを形成する（工程Ｐ１６０）。本実施形態では、トレンチ２１０の面２１１，２１２を形成する手法は、ＩＣＰドライエッチングである。
図１０は、第２実施形態における製造途中にある半導体装置１０ｂ３を示す説明図である。半導体装置１０ｂ３は、第２のドライエッチング工程（工程Ｐ１６０）において、半導体装置１０ｂ２に対してマスク６７０を形成することによって作製される。マスク６７０は、半導体層１３０の＋Ｚ軸方向側の表面の一部、および、半導体層１１０の表面のうち面２１３として残す部分に対して形成される。本実施形態では、マスク６７０の材質は、二酸化ケイ素（ＳｉＯ2）である。マスク６７０は、開口６７２と、開口６７４とを有する。マスク６７０の開口６７２は、トレンチ２１０の面２１２に対応する大きさである。開口６７２の幅ｄａ２は、０．８μｍである。他の実施形態では、開口６７２の幅ｄａ２は、０．８μｍ未満であってもよいし、０．８μｍ超過であってもよい。マスク６７０の開口６７４は、リセス２４０に対応する大きさである。
第２のドライエッチング工程（工程Ｐ１６０）において、半導体装置１０ｂ３に対してＩＣＰドライエッチングを実施した後、マスク６７０を除去することによって、第１実施形態と同様に、図６に示す半導体装置１０ａ４が作製される。半導体装置１０ａ４には、トレンチ２１０の面２１１，２１２が形成されている。これによって、トレンチ２１０が完成する。第２のドライエッチング工程（工程Ｐ１６０）によるエッチング深さは、半導体層１３０が完全に除去され、半導体層１２０が露出する深さである。第１実施形態と同様に、面２１１の深さｄｐ１は、面２１３から面２１２までの深さｄｐ２と同じになるとともに、リセス２４０の深さｄｐ３とも同じになる。
図７の説明に戻り、トレンチ２１０の面２１１，２１２を形成した後（工程Ｐ１６０）、製造者は、第１実施形態と同様に、絶縁膜３００を形成し（工程Ｐ１７０）、各種電極を形成する（工程Ｐ１８０）。これらの工程を経て、半導体装置１０が完成する。
以上説明した第２実施形態によれば、第１実施形態と同様に、窒化ガリウム（ＧａＮ）から主に成る半導体装置１０の電気的特性を向上させることができる。また、第１実施形態と同様に、半導体装置１０の製造コストを抑制できる。
Ｃ．第３実施形態
図１１は、第３実施形態における半導体装置１０Ｃの構成を示す説明図である。第３実施形態の半導体装置１０Ｃは、トレンチ２１０における面２１２と面２１３との間に位置する領域２１６に絶縁膜３００が満たされている点を除き、第１実施形態の半導体装置１０と同様である。第３実施形態では、ゲート電極４２０は、トレンチ２１０の面２１３より＋Ｚ軸方向側に位置する。第３実施形態における半導体装置１０Ｃの製造方法は、領域２１６を絶縁膜３００で満たす点を除き、第１実施形態の製造方法と同様である。第３実施形態における半導体装置１０Ｃの製造方法に、第２実施形態の製造方法を適用してもよい。
図１１は、第３実施形態における半導体装置１０Ｃの構成を示す説明図である。第３実施形態の半導体装置１０Ｃは、トレンチ２１０における面２１２と面２１３との間に位置する領域２１６に絶縁膜３００が満たされている点を除き、第１実施形態の半導体装置１０と同様である。第３実施形態では、ゲート電極４２０は、トレンチ２１０の面２１３より＋Ｚ軸方向側に位置する。第３実施形態における半導体装置１０Ｃの製造方法は、領域２１６を絶縁膜３００で満たす点を除き、第１実施形態の製造方法と同様である。第３実施形態における半導体装置１０Ｃの製造方法に、第２実施形態の製造方法を適用してもよい。
第３実施形態によれば、第１実施形態と同様に、窒化ガリウム（ＧａＮ）から主に成る半導体装置１０Ｃの電気的特性を向上させることができる。また、第１実施形態と同様に、半導体装置１０Ｃの製造コストを抑制できる。また、ゲート電極４２０が領域２１６に形成されている第１実施形態の半導体装置１０と比較して、領域２１６にかかる電界が緩和されるため、半導体装置１０Ｃの耐電圧を向上させることができる。
Ｄ．第４実施形態
図１２は、第４実施形態における半導体装置１０Ｄの構成を示す説明図である。第４実施形態の半導体装置１０Ｄは、トレンチ２１０に代えてトレンチ２１０Ｄを有する点を除き、第１実施形態の半導体装置１０と同様である。第４実施形態のトレンチ２１０Ｄは、トレンチ２１０の面２１３に相当する部分に面２１３Ｄを有する点を除き、第１実施形態のトレンチ２１０と同様である。第４実施形態におけるトレンチ２１０Ｄの面２１３Ｄは、面２１２より＋Ｚ軸方向側に位置し、面２１２から離れるに従って＋Ｚ軸方向へと多段状に形成され、＋Ｚ軸方向を向く複数の面を含む。第４実施形態における半導体装置１０Ｄの製造方法に、第１実施形態の製造方法を適用してもよいし、第２実施形態の製造方法を適用してもよい。
図１２は、第４実施形態における半導体装置１０Ｄの構成を示す説明図である。第４実施形態の半導体装置１０Ｄは、トレンチ２１０に代えてトレンチ２１０Ｄを有する点を除き、第１実施形態の半導体装置１０と同様である。第４実施形態のトレンチ２１０Ｄは、トレンチ２１０の面２１３に相当する部分に面２１３Ｄを有する点を除き、第１実施形態のトレンチ２１０と同様である。第４実施形態におけるトレンチ２１０Ｄの面２１３Ｄは、面２１２より＋Ｚ軸方向側に位置し、面２１２から離れるに従って＋Ｚ軸方向へと多段状に形成され、＋Ｚ軸方向を向く複数の面を含む。第４実施形態における半導体装置１０Ｄの製造方法に、第１実施形態の製造方法を適用してもよいし、第２実施形態の製造方法を適用してもよい。
第４実施形態によれば、第１実施形態と同様に、窒化ガリウム（ＧａＮ）から主に成る半導体装置１０Ｄの電気的特性を向上させることができる。また、第１実施形態と同様に、半導体装置１０Ｄの製造コストを抑制できる。また、トレンチ２１０に発生する電界が面２１３Ｄによって分散するため、トレンチ２１０の電界集中をいっそう緩和できる。
Ｅ．第５実施形態
図１３は、第５実施形態における半導体装置１０Ｅの構成を示す説明図である。第５実施形態の半導体装置１０Ｅは、トレンチ２１０に代えてトレンチ２１０Ｅを有する点を除き、第１実施形態の半導体装置１０と同様である。第５実施形態のトレンチ２１０Ｅは、トレンチ２１０の面２１３に相当する部分に面２１３Ｅを有する点を除き、第１実施形態のトレンチ２１０と同様である。第５実施形態におけるトレンチ２１０Ｅの面２１３Ｅは、面２１２より＋Ｚ軸方向側に位置し、面２１２から離れるに従って＋Ｚ軸方向へと向かう平面（傾斜面）である。第５実施形態における半導体装置１０Ｅの製造方法に、第１実施形態の製造方法を適用してもよいし、第２実施形態の製造方法を適用してもよい。
図１３は、第５実施形態における半導体装置１０Ｅの構成を示す説明図である。第５実施形態の半導体装置１０Ｅは、トレンチ２１０に代えてトレンチ２１０Ｅを有する点を除き、第１実施形態の半導体装置１０と同様である。第５実施形態のトレンチ２１０Ｅは、トレンチ２１０の面２１３に相当する部分に面２１３Ｅを有する点を除き、第１実施形態のトレンチ２１０と同様である。第５実施形態におけるトレンチ２１０Ｅの面２１３Ｅは、面２１２より＋Ｚ軸方向側に位置し、面２１２から離れるに従って＋Ｚ軸方向へと向かう平面（傾斜面）である。第５実施形態における半導体装置１０Ｅの製造方法に、第１実施形態の製造方法を適用してもよいし、第２実施形態の製造方法を適用してもよい。
第５実施形態によれば、第１実施形態と同様に、窒化ガリウム（ＧａＮ）から主に成る半導体装置１０Ｄの電気的特性を向上させることができる。また、第１実施形態と同様に、半導体装置１０Ｄの製造コストを抑制できる。
Ｆ．第６実施形態
図１４は、第６実施形態における半導体装置１０Ｆの構成を示す説明図である。第６実施形態の半導体装置１０Ｆは、トレンチ２１０に代えてトレンチ２１０Ｆを有する点を除き、第１実施形態の半導体装置１０と同様である。第６実施形態のトレンチ２１０Ｆは、トレンチ２１０の面２１３に相当する部分に面２１３Ｆを有する点を除き、第１実施形態のトレンチ２１０と同様である。第６実施形態におけるトレンチ２１０Ｆの面２１３Ｆは、面２１２より＋Ｚ軸方向側に位置し、面２１２から離れるに従って＋Ｚ軸方向へと向かう外側に凸状の曲面である。第６実施形態における半導体装置１０Ｆの製造方法に、第１実施形態の製造方法を適用してもよいし、第２実施形態の製造方法を適用してもよい。
図１４は、第６実施形態における半導体装置１０Ｆの構成を示す説明図である。第６実施形態の半導体装置１０Ｆは、トレンチ２１０に代えてトレンチ２１０Ｆを有する点を除き、第１実施形態の半導体装置１０と同様である。第６実施形態のトレンチ２１０Ｆは、トレンチ２１０の面２１３に相当する部分に面２１３Ｆを有する点を除き、第１実施形態のトレンチ２１０と同様である。第６実施形態におけるトレンチ２１０Ｆの面２１３Ｆは、面２１２より＋Ｚ軸方向側に位置し、面２１２から離れるに従って＋Ｚ軸方向へと向かう外側に凸状の曲面である。第６実施形態における半導体装置１０Ｆの製造方法に、第１実施形態の製造方法を適用してもよいし、第２実施形態の製造方法を適用してもよい。
第６実施形態によれば、第１実施形態と同様に、窒化ガリウム（ＧａＮ）から主に成る半導体装置１０Ｆの電気的特性を向上させることができる。また、第１実施形態と同様に、半導体装置１０Ｆの製造コストを抑制できる。
Ｇ．第７実施形態
図１５は、第７実施形態における半導体装置１０Ｇの構成を示す説明図である。第７実施形態の半導体装置１０Ｇは、トレンチ２１０に代えてトレンチ２１０Ｇを有する点を除き、第１実施形態の半導体装置１０と同様である。第７実施形態のトレンチ２１０Ｇは、トレンチ２１０の面２１３に相当する部分に面２１３Ｇを有する点を除き、第１実施形態のトレンチ２１０と同様である。第７実施形態におけるトレンチ２１０Ｇの面２１３Ｇは、面２１２より＋Ｚ軸方向側に位置し、面２１２から離れるに従って＋Ｚ軸方向へと向かう内側に凸状の曲面である。第７実施形態における半導体装置１０Ｇの製造方法に、第１実施形態の製造方法を適用してもよいし、第２実施形態の製造方法を適用してもよい。
図１５は、第７実施形態における半導体装置１０Ｇの構成を示す説明図である。第７実施形態の半導体装置１０Ｇは、トレンチ２１０に代えてトレンチ２１０Ｇを有する点を除き、第１実施形態の半導体装置１０と同様である。第７実施形態のトレンチ２１０Ｇは、トレンチ２１０の面２１３に相当する部分に面２１３Ｇを有する点を除き、第１実施形態のトレンチ２１０と同様である。第７実施形態におけるトレンチ２１０Ｇの面２１３Ｇは、面２１２より＋Ｚ軸方向側に位置し、面２１２から離れるに従って＋Ｚ軸方向へと向かう内側に凸状の曲面である。第７実施形態における半導体装置１０Ｇの製造方法に、第１実施形態の製造方法を適用してもよいし、第２実施形態の製造方法を適用してもよい。
第７実施形態によれば、第１実施形態と同様に、窒化ガリウム（ＧａＮ）から主に成る半導体装置１０Ｇの電気的特性を向上させることができる。また、第１実施形態と同様に、半導体装置１０Ｇの製造コストを抑制できる。
Ｈ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
上述の実施形態において、基板１００およびの材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、サファイア（Ａｌ2Ｏ3）、炭化ケイ素（ＳｉＣ）などであってもよい。
上述の実施形態において、半導体層１１０，１２０，１３０，１４０の材質は、窒化ガリウム（ＧａＮ）に限らず、他のIII族窒化物（例えば、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ））のほか、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、酸化亜鉛（ＺｎＯ）などであってもよい。半導体層１１０，１３０の特性は、ｐ型であってもよいし、半導体層１２０，１４０の特性は、ｎ型であってもよい。
上述の実施形態において、絶縁膜３００の材質は、電気絶縁性を有する材質であればよく、二酸化ケイ素（ＳｉＯ2）の他、窒化ケイ素（ＳｉＮｘ）、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸窒化ケイ素（ＳｉＯＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）などの少なくとも１つであってもよい。絶縁膜３００は、単層であってもよいし、２層以上であってもよい。絶縁膜３００を形成する手法は、ＡＬＤに限らず、ＥＣＲスパッタであってもよいし、ＥＣＲ−ＣＶＤであってもよい。
上述の実施形態において、トレンチ２１０およびリセス２４０を形成する手法は、ＩＣＰドライエッチングに限らず、電子サイクロトロン共鳴−反応性イオンエッチング（ＥＣＲ−ＲＩＥ：Electron Cyclotron Resonance - Reactive Ion Etching）など他のドライエッチングであってもよい。上述の実施形態において、製造者は、ドライエッチングによって形成されたトレンチ２１０およびリセス２４０に対して、水酸化テトラメチルアンモニウム（ＴＭＡＨ：Tetramethylammonium hydroxide）を用いたウェットエッチングによって表面処理を行ってもよい。
１０，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ…半導体装置
１０ａ１，１０ａ２，１０ａ３，１０ａ４…半導体装置
１０ｂ１，１０ｂ２，１０ｂ３…半導体装置
１００…基板
１１０…半導体層（第１の半導体層）
１２０…半導体層（第２の半導体層）
１３０…半導体層（第３の半導体層）
１４０…半導体層（第４の半導体層）
２１０，２１０Ｄ，２１０Ｅ，２１０Ｆ，２１０Ｇ…トレンチ
２１１…面（第１の面）
２１２…面（第２の面）
２１３，２１３Ｄ，２１３Ｅ，２１３Ｆ，２１３Ｇ…面（第３の面）
２１６…領域
２４０…リセス
３００…絶縁膜
４１０…ソース電極
４２０…ゲート電極
４３０…ドレイン電極
４４０…ボディ電極
６１０…マスク
６１２，６１４…開口
６２０…マスク
６２２…開口
６６０…マスク
６６２…開口
６７０…マスク
６７２，６７４…開口
１０ａ１，１０ａ２，１０ａ３，１０ａ４…半導体装置
１０ｂ１，１０ｂ２，１０ｂ３…半導体装置
１００…基板
１１０…半導体層（第１の半導体層）
１２０…半導体層（第２の半導体層）
１３０…半導体層（第３の半導体層）
１４０…半導体層（第４の半導体層）
２１０，２１０Ｄ，２１０Ｅ，２１０Ｆ，２１０Ｇ…トレンチ
２１１…面（第１の面）
２１２…面（第２の面）
２１３，２１３Ｄ，２１３Ｅ，２１３Ｆ，２１３Ｇ…面（第３の面）
２１６…領域
２４０…リセス
３００…絶縁膜
４１０…ソース電極
４２０…ゲート電極
４３０…ドレイン電極
４４０…ボディ電極
６１０…マスク
６１２，６１４…開口
６２０…マスク
６２２…開口
６６０…マスク
６６２…開口
６７０…マスク
６７２，６７４…開口
Claims (11)
- 半導体装置であって、
ｎ型およびｐ型のうち一方の特性を有する第１の半導体層と、
ｎ型およびｐ型のうち前記一方の特性とは異なる他方の特性を有し、前記第１の半導体層に積層された第２の半導体層と、
前記一方の特性を有し、前記第２の半導体層に積層された第３の半導体層と、
前記第３の半導体層から前記第１の半導体層に向けて落ち込んだ溝部と、
前記他方の特性を有し、前記第１の半導体層に積層され、前記溝部によって前記第２の半導体層から隔離された第４の半導体層と
を備え、
前記溝部は、
前記第４の半導体層に形成され、前記第１の半導体層から前記第３の半導体層に向かう積層方向を向いた第１の面と、
前記第１の面の外側に位置し、前記第１の半導体層に形成され、前記積層方向を向いた第２の面と、
前記第２の面の外側に位置し、前記第１の半導体層における前記第２の面より前記第２の半導体層側に形成され、前記積層方向を向いた第３の面と
を含む、半導体装置。 - 請求項１に記載の半導体装置であって、更に、
前記溝部とは異なる位置に形成され、前記第３の半導体層から前記第２の半導体層に至るまで落ち込んだ凹部と、
前記凹部に形成された電極と
を備え、
前記凹部の深さは、前記第３の半導体層から前記第１の面に至る深さと同一である、半導体装置。 - 請求項１または請求項２に記載の半導体装置であって、更に、
前記溝部とは異なる位置に形成され、前記第３の半導体層から前記第２の半導体層に至るまで落ち込んだ凹部と、
前記凹部に形成された電極と
を備え、
前記凹部の深さは、前記第３の面から前記第２の面までの深さと同一である、半導体装置。 - 請求項１から請求項３までのいずれか一項に記載の半導体装置であって、更に、
前記溝部の表面に形成された絶縁膜と、
前記絶縁膜を介して前記溝部に形成されたゲート電極と
を備え、
前記溝部における前記第２の面と前記第３の面とに間に位置する領域には、前記絶縁膜を介して前記ゲート電極が形成されている、半導体装置。 - 請求項１から請求項３までのいずれか一項に記載の半導体装置であって、更に、
前記溝部の表面に形成された絶縁膜と、
前記絶縁膜を介して前記溝部に形成されたゲート電極と
を備え、
前記溝部における前記第２の面と前記第３の面とに間に位置する領域には、前記絶縁膜が満たされている、半導体装置。 - 前記第４の半導体層のドーピング濃度は、前記第２の半導体層のドーピング濃度と同一である、請求項１から請求項５までのいずれか一項に記載の半導体装置。
- 請求項１から請求項６までのいずれか一項に記載の半導体装置であって、
前記第１の半導体層、前記第２の半導体層、前記第３の半導体層、および前記第４の半導体層は、窒化ガリウム（ＧａＮ）を含むIII族窒化物の少なくとも１つから主に成り、
前記一方の特性はｎ型であり、前記他方の特性はｐ型である、半導体装置。 - 半導体装置の製造方法であって、
ｎ型およびｐ型のうち一方の特性を有する第１の半導体層を形成する工程と、
ｎ型およびｐ型のうち前記一方の特性とは異なる他方の特性を有する第２の半導体層を、前記第１の半導体層に積層する工程と、
前記一方の特性を有する第３の半導体層を、前記第２の半導体層に積層する工程と、
前記第３の半導体層から前記第１の半導体層に向けて落ち込んだ溝部を形成することで、前記溝部によって前記第２の半導体層から隔離された第４の半導体層を形成する工程と
を備え、
前記溝部を形成する工程は、
前記第１の半導体層から前記第３の半導体層に向かう積層方向を向いた前記溝部の一部である第１の面を、前記第４の半導体層にドライエッチングによって形成する工程と、
前記第１の半導体層における前記第１の面の外側に、前記積層方向を向いた前記溝部の一部である第２の面をドライエッチングによって形成する工程と、
前記第１の半導体層における前記第２の面の外側かつ前記第２の面より前記第２の半導体層側に、前記積層方向を向いた前記溝部の一部である第３の面をドライエッチングによって形成する工程と
を含む、半導体装置の製造方法。 - 前記第１の面を形成する工程は、前記溝部とは異なる位置において前記第３の半導体層から前記第２の半導体層に至るまで落ち込んだ凹部とともに、前記第１の面を前記第４の半導体層にドライエッチングによって形成する工程である、請求項８に記載の半導体装置の製造方法。
- 請求項８または請求項９に記載の半導体装置の製造方法であって、
前記第１の面を前記第２の面および前記第３の面に先立って形成し、
前記第２の面とともに第３の面を形成する、半導体装置の製造方法。 - 請求項８または請求項９に記載の半導体装置の製造方法であって、
前記第３の面を前記第１の面および前記第２の面に先立って形成し、
前記第１の面とともに第２の面を形成する、半導体装置の製造方法。
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| JP2006080110A (ja) * | 2004-09-07 | 2006-03-23 | Toshiba Corp | 絶縁ゲート型半導体装置 |
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-
2014
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