JP2006080110A - 絶縁ゲート型半導体装置 - Google Patents

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Abstract

【課題】ノイズ耐性を確保しつつより高速動作が可能な絶縁ゲート型半導体装置を提供すること。
【解決手段】ゲート電極領域と該ゲート電極領域を取り囲む第１の絶縁膜領域とからなる第１の領域と、第１の絶縁膜領域を介してゲート電極領域に対向して配された、チャネル形成領域を含む半導体領域と、第１の絶縁膜領域を介してゲート電極領域に対向して配された半導体領域のうちチャネル形成領域ではない半導体領域に埋め込み形成された、導電体領域と該導電体領域を半導体領域から隔てるための第２の絶縁膜領域とからなる第２の領域とを具備する。
【選択図】図１

Description

本発明は、絶縁されたゲート電極領域を有する半導体装置（絶縁ゲート型半導体装置）に係り、特に、電力用途に好適な絶縁ゲート型半導体装置に関する。
近年、パワーエレクトロニクス分野で用いられる電力用半導体装置として、ＭＯＳＦＥＴやＩＧＢＴ（insulated gate bipolar transistor）などの絶縁ゲート型半導体装置が広く使用されている。電力変換機器のさらなる高効率化あるいは小型化のため、半導体装置には低損失化およびスイッチングの高速化が求められている。その方策として絶縁ゲート型半導体装置においては、そのＭＩＳゲート構造に寄生するゲート容量を低減するよう考慮がされている。
しかし、一方では、ゲート容量を低減するとノイズに対する耐性が劣化し誤動作するなどの問題が知られている。ゲート容量は、ゲート電極と高電圧側主電極（ドレイン電極、コレクタ電極）との間の寄生容量Ｃｇ１（帰還容量とも呼ぶ）と、ゲート電極と低電圧側主電極（ソース電極、エミッタ電極）との間の寄生容量Ｃｇ２とからなる。ここでＣｇ２もが小さすぎると、低電圧側主電極からみたゲート電極の電位（すなわちゲート電圧）がノイズの影響を受けやすくなる。
ノイズ耐性を向上する従来技術として下記特許文献１に開示の技術がある。この開示では、構造上Ｃｇ１が発生する部分でのみゲート絶縁膜の厚さを厚くしてＣｇ１を重点的に低減する。しかし、この構造は、製造上、特別の工程を要し難易度が高い。また、Ｃｇ１を低減するにも、形成するゲート絶縁膜の厚さに依存するのみで限界がある。
特開平８−２７４３０１号公報
本発明は、上記の事情を考慮してなされたもので、ノイズ耐性を確保しつつより高速動作が可能な絶縁ゲート型半導体装置を提供することを目的とする。
本発明の一態様に係る絶縁ゲート型半導体装置は、ゲート電極領域と該ゲート電極領域を取り囲む第１の絶縁膜領域とからなる第１の領域と、前記第１の絶縁膜領域を介して前記ゲート電極領域に対向して配された、チャネル形成領域を含む半導体領域と、前記第１の絶縁膜領域を介して前記ゲート電極領域に対向して配された前記半導体領域のうち前記チャネル形成領域ではない半導体領域に埋め込み形成された、導電体領域と該導電体領域を前記半導体領域から隔てるための第２の絶縁膜領域とからなる第２の領域とを具備する。
本発明によれば、絶縁ゲート型半導体装置においてノイズ耐性を確保しつつより高速動作が可能になる。
本発明の一態様に係る絶縁ゲート型半導体装置によれば、導電体領域と該導電体領域を半導体領域から隔てるための第２の絶縁膜領域とからなる第２の領域が、チャネルが形成されない半導体領域に埋め込み形成される。また、ゲート電極領域と該ゲート電極領域を取り囲む第１の絶縁膜領域とからなる第１の領域は、この第１の絶縁膜領域を介して半導体領域に対向して配されている。この半導体領域にはチャネルが形成される領域が含まれる。
したがって、ゲート電極領域からみると、チャネルが形成されない半導体領域との対向状態は、少なくとも一部で第２の領域を介しての間接的な対向状態になる。よって、半導体領域との間に形成される寄生容量が低減する。半導体領域は高電圧側主電極に導通する領域でもある。これにより帰還容量のみ小さくすることができる。よって、ノイズ耐性を確保しつつ高速動作が可能になる。
実施態様としては、前記第２の領域は前記半導体領域の溝状除去部位に埋め込み形成されている、とすることができる。溝状除去部位への埋め込みによりゲート電極領域との対向面積をより広くし、ゲート電極領域と半導体領域との直接的な対向面積を減少させることができる。したがって、帰還容量をより小さくすることができる。
ここで、前記第１の領域が、前記半導体領域の溝状除去部位に埋め込み形成され、前記第２の領域が、少なくとも、前記第１の領域を介して前記半導体領域の前記チャネル形成領域に対向して配されている、としてもよい。半導体領域のチャネルが形成される側とはゲート電極領域を挟んで反対側の半導体領域に第２の領域を形成するものである。
また、ここで、前記第２の領域のための前記半導体領域の溝状除去部位の深さは、前記第１の領域のための前記半導体領域の溝状除去部位の深さより深い、とすることができる。これによれば、ゲート電極領域と半導体領域との直接的な対向面積をより減少させることができる。したがって、帰還容量をさらに小さくすることができる。
また、実施態様として、前記導電体領域は、前記チャネル形成領域を流れる電流の出入り口としての高電位側および低電位側の２つの電極のうち、低電位側の電極に電気的に導通している、とすることができる。低電圧側の電極は、通常、ＩＧＢＴであればエミッタ電極、ＭＯＳＦＥＴであればソース電極である。よって、このような導通であれば帰還容量を増加させることがない。また、導電体領域の電位が固定するので、ゲート電極領域と半導体領域との間で導電体領域がシールドとして機能し、半導体領域の状態の変化によってゲート電極領域が受ける影響が低減する（＝帰還容量が小さくなる）。
また、前記第２の領域は、前記第２の絶縁膜領域により前記導電体領域が分断されている、という構造も採り得る。これは、特定の製造方法によって、導電体領域に絶縁膜領域が入り込んで存在するようになったものである。
また、前記第１の領域が前記半導体領域の縦方向上側に積層状に配されている、という構造もあり得る。チャネルが横方向に形成される、いわゆるプレーナ型の絶縁ゲート型半導体装置である。
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る絶縁ゲート型半導体装置の構造を模式的に示す断面図であり、より具体的には、絶縁ゲート型半導体装置の例としてＩＧＢＴの場合である。図１に示すように、このＩＧＢＴは、ｎ型ベース領域１１、ｐ型ベース領域１２ｂ、ｐ型ダミーベース領域１２ａ、ｎ型エミッタ領域１３、ゲート電極領域１４、ゲート絶縁膜１５（第１の絶縁膜領域）、絶縁膜１６、エミッタ電極領域１７、ｐ型エミッタ領域１８、コレクタ電極領域１９、導電体（多結晶シリコン）領域２０、絶縁膜（第２の絶縁膜領域）２１を有する。ｎ型ベース領域１１、ｐ型ベース領域１２ｂ、ｐ型ダミーベース領域１２ａ、ｎ型エミッタ領域１３、ｐ型エミッタ領域１８は、半導体領域である。
図示左右方向には、図示の単位が多数繰り返されており、紙面垂直方向には、その端部近くを除いて図示と同様の断面構造になっている。それぞれのゲート電極領域１４は紙面垂直方向の端部近くで電気的に導通しておりひとつのゲート端子Ｇを構成する。エミッタ電極領域１７およびコレクタ電極領域１９はそれぞれ上下面のほぼ全面に形成され、それぞれエミッタ端子Ｅ、コレクタ端子Ｃを構成する。
ゲート電極領域１４に印加される電圧により、ゲート絶縁膜１５を介して対向したｐ型ベース領域１２ｂにチャネルが形成され、ｎ型ベース領域１１に電子が注入される。これにより、ｐ型ベース領域１２ｂ、ｎ型ベース領域１１、ｐ型エミッタ領域１８からなるｐｎｐトランジスタが導通状態となり、コレクタ電極１９からエミッタ電極領域１７に向かって電流が流れる。ｐ型ダミーベース領域１２ａは、この電流の流路にならないことから、ダミー領域と称している。
このＩＧＢＴの構造的な特徴は、ゲート電極領域１４とゲート絶縁膜１５とからなる領域（第１の領域）を挟んで一方の側がｐ型ベース領域１２ｂのチャネル形成領域であり、他方の側が導電体領域２０とこの側面、底面を覆う絶縁膜２１とからなる領域（第２の領域）となっていることである。すなわち、第1の領域とｐ型ダミーベース領域１２ａとの間に第２の領域を持つ構造となっている。導電体領域２０は、例えば多結晶シリコン（以下、ポリシリコンという。）からなり、その上部面はエミッタ電極領域１７（低電位側の電極領域）に接合して電気的に導通している。ここでは第１の領域の深さより第２の領域の深さを深くしている。
このような構造におけるゲート容量を図２に示す等価回路をも参照して考察する。図２は、図１に示す絶縁ゲート型半導体装置のゲート寄生容量を示す説明図である。ゲートコレクタ間の容量Ｃｇ１（帰還容量）は、ゲート絶縁膜１５を介してゲート電極領域１４と対向する半導体領域（チャネル形成領域を除く）の面積が大きいほど大きくなる。この面積のうち大きな部分が、導電体領域２０と絶縁膜２１とからなる第２の領域を介したものになっている。さらに、導電体領域２０がエミッタ電極領域１７に導通して電位が固定されており、ゲート電極領域１４の大部分がコレクタ電圧変化に対して遮蔽された状態となっている。したがって、ゲート電極領域１４のこの部分にはＣｇ１は本質的に存在せず、Ｃｇ１総量の大幅な低減に寄与する。これは、コレクタ電圧とともにｐ型ダミーベース領域１２ａおよびｎ型ベース領域１１の電位が大きく変化するときに大きな効果を有する。
一方、ゲートエミッタ間の容量Ｃｇ２は、ゲート絶縁膜１５を介してゲート電極領域１４がチャネル形成領域と対向する部分に加え、ゲート絶縁膜１５と絶縁膜２１とを介して導電体領域２０と対向する部分にも寄生して存在する。したがって、導電体領域２０と絶縁膜２１とからなる第２の領域を設けたことにより、容量Ｃｇ２は増加することになる。よって、ノイズ耐性を確保したＩＧＢＴとなる。さらに、絶縁膜２１をゲート絶縁膜１５より厚くすることにより、Ｃｇ１を大幅に減少させつつ、Ｃｇ２の増加を抑制することができ、ノイズ耐性を確保しつつ高速動作が可能なＩＧＢＴとすることができる。
以上のように導電体領域２０と絶縁膜２１とからなる第２の領域を新たに設けることにより、上記のような効果を得ることができる。これを利用し、ノイズ耐性と高速性の仕様によっては、容量Ｃｇ１とＣｇ２との比を所望に設定することもなし得る。このためには、絶縁膜２１を適当な厚さにすることのほかに、例えば、導電体領域２０と絶縁膜２１とからなる第２の領域の形成深さを第１の領域より浅い適当な深さとしてもよいし、第２の領域の形成を図示垂直方向に不連続に飛び飛びにしてもよい。
図１では、絶縁ゲート型半導体装置としてＩＧＢＴを例に挙げて説明したが、ＭＯＳＦＥＴについてもほぼ同様な構造が有用である。ＭＯＳＦＥＴの場合は、ｐ型エミッタ領域１８の部位をｎ＋領域に変えればよい。エミッタ電極領域１７がソース電極になり、コレクタ電極領域１９がドレイン電極になる。この点は以下で述べる他の実施形態でも同様である。
次に、図１に示した絶縁ゲート型半導体装置（ＩＧＢＴ）の製造方法について、図３、図４を参照して説明する。図３、図４は、図１に示した絶縁ゲート型半導体装置の製造過程を断面で模式的に示す概略工程図であり、図１中に示した部位と同一または同一相当の部位には同一符号を付してある。
図３（ａ）は、ｎ型ベース領域１１と、ｎ型ベース領域の上部に形成されたｐ型ベース領域１２ｂおよびｐ型ダミーベース領域１２ａとからなる積層構造の半導体領域に対して、ゲート電極領域１４（例えばポリシリコンからなる）とゲート絶縁膜１５とからなる第１の領域をその溝状除去部位に形成した段階を示している。この状態において、導電体領域２０と絶縁膜２１とからなる第２の領域を設けるためのマスク３１を半導体領域上面に形成する。
そして、マスク３１を利用し例えばＲＩＥ（reactive ion etching）法により半導体領域に溝（トレンチ）３２を図３（ｂ）に示すように形成する。溝３２の形成後マスク３１は除去する。次に、図４（ａ）に示すように、溝３２の側壁および底面、加えてゲート電極領域１４の上部面に例えば熱酸化により絶縁膜（絶縁膜２１、ゲート絶縁膜１５のそれぞれ一部）を形成する。続けて、絶縁膜２１内を埋めるようにポリシリコン層を例えばＣＶＤ（chemical vapor deposition）法で形成してこれを半導体領域の上面までエッチバックすることにより導電体領域２０を形成する。
次に、図４（ｂ）に示すように、ｐ型ベース領域１２ｂの選択的領域にｎ型不純物を打ち込みｎ型エミッタ領域１３を得る。また、エミッタ電極領域１７との接合の必要のない部位に例えばＣＶＤで絶縁膜１６を形成する。さらに、全面にバリアメタル層を形成のあと例えばアルミニウムのエミッタ電極領域１７を積層形成する。これによりほぼ図１に示した状態のＩＧＢＴを得ることができる。以上のように製造工程としては難易度の高い工程を特に必要とすることがない。
この製造方法は、図３（ａ）に示すマスク３１の形成時に、ゲート電極領域１４とゲート絶縁膜１５とからなる第１の領域の位置に精度よく合った開口部を設ける必要が一見ある。しかし、その開口部を、ゲート電極領域１４とゲート絶縁膜１５とからなる第１の領域の側に多少寄せて形成すれば高精度な位置合わせは不要になる。溝３２によりゲート電極領域１４が露出しても、その後の熱酸化などによる絶縁膜形成でもとのゲート絶縁膜１５と同等の絶縁膜が形成されるからである。また、図３（ｂ）に示すように、マスク３１の開口部を第１の領域の側とは反対側に多少寄せて形成することもできる。この場合は溝３２形成時点でその第１の領域側にｐ型ダミーベース領域１２ａの半導体領域が残ってしまうが、その後の熱酸化による絶縁膜形成でその半導体領域が消失する。
次に、本発明の別の実施形態に係る絶縁ゲート型半導体装置について図５を参照して説明する。図５は、本発明の別の実施形態に係る絶縁ゲート型半導体装置の構造を模式的に示す断面図であり、より具体的には、絶縁ゲート半導体装置の例としてＩＧＢＴの場合である。図５において、すでに説明した図中に示した部位と同一または同一相当の部位には同一符号を付してある。その部分については加える事項がない限り説明を省略する。図示左右方向には、図示の単位が多数繰り返されており、紙面垂直方向には、その端部近くを除いて図示と同様の断面構造になっている。これは図１に示したＩＧＢＴと同じである。
この実施形態のＩＧＢＴは、図１に示したＩＧＢＴの導電体領域２０と絶縁膜２１とからなる第２の領域に代えて、導電体領域５０と絶縁膜（第２の絶縁膜領域）５１とから第２の領域が形成されている点が異なる。この第２の領域では、図示するように、絶縁膜５１により導電体領域５０が分断されている。分断された導電体領域５０は両者ともエミッタ電極領域１７に接合し電気的に導通している。この分断の、ゲート電極領域１４とゲート絶縁膜１５とからなる第１の領域の側は、図１に示したＩＧＢＴにおける導電体領域２０および絶縁膜２１の形状とほぼ同じである。このような絶縁膜５１による導電体領域５０の分断はこのＩＧＢＴの製造過程に由来している（後述する）。
このような構造によっても、Ｃｇ１は減少、Ｃｇ２は多少増加となることから、ノイズ耐性を確保しつつ高速動作が可能なＩＧＢＴが得られる点は変わらない。
図６、図７は、図５に示した絶縁ゲート型半導体装置の製造過程を断面で模式的に示す概略工程図であり、図５中に示した部位と同一または同一相当の部位には同一符号を付してある。
図６（ａ）は、ｎ型ベース領域１１と、ｎ型ベース領域の上部に形成されたｐ型ベース領域１２ｂおよびｐ型ダミーベース領域１２ａとからなる積層構造の半導体領域に対して、ゲート電極領域１４とゲート絶縁膜１５とからなる第１の領域、および導電体領域５０と絶縁膜５１とからなる第２の領域とをその溝状除去部位に形成した段階を示している。すなわち、この製造方法では、あらかじめ、幅の広い溝状除去部位にゲート電極領域１４と導電体領域５０とをまとめて形成する。したがって、ゲート絶縁膜１５と絶縁膜５１（の一部）もまとめて形成される。この状態において、図示するようにマスク３１を上面に形成する。
そして、マスク３１を利用し例えばＲＩＥ法により導電体領域５０を貫通する溝（トレンチ）６２を図６（ｂ）に示すように形成する。なお、絶縁膜５１を貫通してもよい。溝６２の形成後マスク３１は除去する。次に、図７（ａ）に示すように、溝６２の側壁および底面、加えてゲート電極領域１４の上部面に選択的に例えば熱酸化により絶縁膜（絶縁膜５１、ゲート絶縁膜１５のそれぞれ一部）を形成する。続けて、ここで形成された絶縁膜５１内を埋めるようにポリシリコン層を例えばＣＶＤ法で形成してこれを半導体領域の上面までエッチバックすることにより図示の分断された導電体領域５０を形成する。
次に図７（ｂ）に示すような状態にするが、その説明はほぼ図４（ｂ）と同じである。以上により図５に示した構造のＩＧＢＴを得ることができる。この製造方法は、もともと、マスク３１の開口部の形成位置精度を粗くしても支障が少ない。マスク３１の開口部の幅よりトレンチ６２加工前のゲート電極領域１４および導電体領域５０の幅のほうが相当に広いからである。
または、最終的な構造が図５に示すものより図１に示すものに近くなるが、図７（ａ）の工程で絶縁膜を形成した段階において、この絶縁膜の内部をポリシリコンに代えて絶縁体で埋め戻し、その後の工程に供するようにしてもよい。
図８は、図６（ａ）に示した工程の変形例を断面で模式的に示す図である。図８において、すでに説明した図中に示した部位と同一または同一相当の部位には同一符号を付してある。この変形例では、幅広のゲート電極領域１４および導電体領域５０をまとめて形成するのではなく、それらを個別にかつ多少離間して平行に別々の溝状除去部位の中にあらかじめ形成するものである。これらの離間した間に相当してマスク３１の開口部を形成する。以下は、図６（ｂ）以降と同じになる。このような変形例でも、溝状除去部位の間の間隔を狭く設定し、これに余裕を設けてマスク３１の開口部の幅を広く設定すればその形成位置精度を粗くしても位置合わせの支障は小さくなる。
次に、本発明のさらに別の実施形態に係る絶縁ゲート型半導体装置について図９を参照して説明する。図９は、本発明のさらに別の実施形態に係る絶縁ゲート型半導体装置（ＩＢＧＴ）の構造を模式的に示す断面図である。図９において、すでに説明した図中に示した部位と同一または同一相当の部位には同一符号を付してある。その部分については加える事項がない限り説明を省略する。図示左右方向には、図示の単位が多数繰り返されており、紙面垂直方向には、その端部近くを除いて図示と同様の断面構造になっている。これは図１、図５に示したＩＧＢＴと同じである。
このＩＧＢＴは、チャネルが横方向に形成されるいわゆるプレーナ型のＩＧＢＴである。図９に示すように、ｎ型ベース領域１１、ｐ型ベース領域９２、ｎ型エミッタ領域９３、ゲート電極領域９４、ゲート絶縁膜９５（第１の絶縁膜領域）、エミッタ電極領域９７、ｐ型エミッタ領域１８、コレクタ電極領域１９、導電体（多結晶シリコン）領域１００、絶縁膜（第２の絶縁膜領域）１０１を有する。ｎ型ベース領域１１、ｐ型ベース領域９２、ｎ型エミッタ領域９３、ｐ型エミッタ領域１８は、半導体領域である。この半導体領域の上側に積層状にゲート電極領域９４とゲート絶縁膜９５からなる第１の領域が存在する。
ゲート電極領域９４に印加される電圧により、ゲート絶縁膜９５を介して対向したｐ型ベース領域９２にチャネルが形成され、ｎ型ベース領域１１に電子が注入される。これにより、ｐ型ベース領域９２、ｎ型ベース領域１１、ｐ型エミッタ領域１８からなるｐｎｐトランジスタが導通状態となり、コレクタ電極１９からエミッタ電極領域９７に向かって電流が流れる。
このＩＧＢＴの構造的な特徴は、ゲート電極領域９４とゲート絶縁膜９５とからなる第１の領域に対向して導電体領域１００および絶縁膜１０１からなる第２の領域が半導体領域に埋め込み形成されている点である。導電体領域１００は、例えば多結晶シリコンからなり、紙面垂直方向の端部近くで例えばエミッタ電極領域９７に電気的に導通している。
このような構造におけるゲート容量を考察すると次のようになる。ゲートコレクタ間の容量Ｃｇ１（帰還容量）は、ゲート絶縁膜９５を介してゲート電極領域９４と対向する半導体領域（チャネル形成領域を除く）の面積が大きいほど大きくなる。この実施形態では、この面積のうち相当の部分が、導電体領域１００と絶縁膜１０１とからなる第２の領域を介したものになっている。したがって、その容量Ｃｇ１は相当に小さくなる。さらに、導電体領域１００がエミッタ電極領域９７に導通して電位固定し半導体領域に対してシールドがされた状態となっていることから、半導体領域の電位変化からゲート電極領域９４が受ける影響も少なくなる。これも容量Ｃｇ１の低減に寄与する。
さらに、導電体領域１００がエミッタ電極領域９７に導通して電位が固定されている。したがって、ゲート電極領域９４の大部分がコレクタ電圧変化に対して遮蔽された状態となっており、容量Ｃｇ１の大幅な低減に寄与する。これは、コレクタ電圧とともにｎ型ベース領域１１の電位が大きく変化するときに大きな効果を有する。また、ゲート電極の幅が大きいＩＧＢＴ構造において大きな効果を有する。
一方、ゲートエミッタ間の容量Ｃｇ２は、ゲート絶縁膜９５を介してゲート電極領域９４がチャネル形成領域、エミッタ電極領域９７、導電体領域１００などと対向していることがその発生原因になる。したがって、導電体領域１００と絶縁膜１０１とからなる第２の領域を設けたことにより、容量Ｃｇ２は多少増加することになる。よって、Ｃｇ１は減少、Ｃｇ２は多少増加となることから、ノイズ耐性を確保しつつ高速動作が可能なＩＧＢＴとなる。
以上のように導電体領域１００と絶縁膜１０１とからなる第２の領域を設けることにより、上記のような効果を得ることができる。これを利用し、ノイズ耐性と高速性の仕様によっては、容量Ｃｇ１とＣｇ２との比を所望に設定することも考えられる。そのためには、例えば、導電体領域１００と絶縁膜１０１とからなる第２の領域の形成幅を図１０に示す幅から変化させたり、複数に分割したり、第２の領域の形成を図示垂直方向に不連続に飛び飛びに行うなどが考えられる。
本発明の一実施形態に係る絶縁ゲート型半導体装置の構造を模式的に示す断面図。 図１に示す絶縁ゲート型半導体装置の寄生容量を示す説明図。 図１に示した絶縁ゲート型半導体装置の製造過程を断面で模式的に示す概略工程図。 図３の続図であって、図１に示した絶縁ゲート型半導体装置の製造過程を断面で模式的に示す概略工程図。 本発明の別の実施形態に係る絶縁ゲート型半導体装置の構造を模式的に示す断面図。 図５に示した絶縁ゲート型半導体装置の製造過程を断面で模式的に示す概略工程図。 図６の続図であって、図５に示した絶縁ゲート型半導体装置の製造過程を断面で模式的に示す概略工程図。 図６（ａ）に示した工程の変形例を断面で模式的に示す図。 本発明のさらに別の実施形態に係る絶縁ゲート型半導体装置の構造を模式的に示す断面図。
符号の説明
１１…ｎ型ベース領域、１２ａ…ｐ型ダミーベース領域、１２ｂ，９２…ｐ型ベース領域、１３，９３…ｎ型エミッタ領域、１４，９４…ゲート電極領域、１５，９５…ゲート絶縁膜（第１の絶縁膜領域）、１６…絶縁膜、１７，９７…エミッタ電極領域、１８…ｐ型エミッタ領域、１９…コレクタ電極領域、２０，５０，１００…導電体（多結晶シリコン）領域、２１，５１，１０１…絶縁膜（第２の絶縁膜領域）、３１…マスク、３２，６２…溝。

Claims (5)

  1. ゲート電極領域と該ゲート電極領域を取り囲む第１の絶縁膜領域とからなる第１の領域と、
    前記第１の絶縁膜領域を介して前記ゲート電極領域に対向して配された、チャネル形成領域を含む半導体領域と、
    前記第１の絶縁膜領域を介して前記ゲート電極領域に対向して配された前記半導体領域のうち前記チャネル形成領域ではない半導体領域に埋め込み形成された、導電体領域と該導電体領域を前記半導体領域から隔てるための第２の絶縁膜領域とからなる第２の領域と
    を具備することを特徴とする絶縁ゲート型半導体装置。
  2. 前記第２の領域が、前記半導体領域の溝状除去部位に埋め込み形成されていることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
  3. 前記第１の領域が、前記半導体領域の溝状除去部位に埋め込み形成され、
    前記第２の領域が、少なくとも、前記第１の領域を介して前記半導体領域の前記チャネル形成領域に対向して配されていることを特徴とする請求項２記載の絶縁ゲート型半導体装置。
  4. 前記導電体領域が、前記チャネル形成領域を流れる電流の出入り口としての高電位側および低電位側の２つの電極のうち、低電位側の電極に電気的に導通していることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
  5. 前記第２の領域が、前記第２の絶縁膜領域により前記導電体領域が分断されていることを特徴とする請求項１記載の絶縁ゲート半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014168171A1 (ja) * 2013-04-11 2014-10-16 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2015170691A (ja) * 2014-03-06 2015-09-28 豊田合成株式会社 半導体装置およびその製造方法
JP2017525139A (ja) * 2015-04-17 2017-08-31 スー ジョウ オリエンタル セミコンダクター カンパニー リミテッドＳｕ Ｚｈｏｕ Ｏｒｉｅｎｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏ．， Ｌｔｄ． スプリットゲート型パワーデバイスの製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104854705B (zh) 2013-05-31 2018-01-09 富士电机株式会社 半导体装置的制造方法
WO2016051970A1 (ja) 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
CN113178474A (zh) * 2021-03-02 2021-07-27 华为技术有限公司 半导体器件及其制作方法、及电子设备
KR102500888B1 (ko) 2021-05-31 2023-02-17 주식회사 키파운드리 분할 게이트 전력 모스펫 및 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06314793A (ja) * 1993-04-30 1994-11-08 Toshiba Corp 縦型ｍｏｓトランジスタの製造方法
JPH08274301A (ja) * 1995-03-31 1996-10-18 Toshiba Corp 絶縁ゲート型半導体装置
JPH11330466A (ja) * 1998-05-19 1999-11-30 Toshiba Corp 絶縁ゲート型半導体装置
JP2002110984A (ja) * 2000-06-08 2002-04-12 Siliconix Inc 高周波ｍｏｓｆｅｔ及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3325736B2 (ja) * 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
DE19743342C2 (de) * 1997-09-30 2002-02-28 Infineon Technologies Ag Feldeffekttransistor hoher Packungsdichte und Verfahren zu seiner Herstellung
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
JP2004014547A (ja) * 2002-06-03 2004-01-15 Toshiba Corp 半導体装置及び容量調節回路
JP4135564B2 (ja) * 2002-11-12 2008-08-20 株式会社デンソー 半導体基板およびその製造方法
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06314793A (ja) * 1993-04-30 1994-11-08 Toshiba Corp 縦型ｍｏｓトランジスタの製造方法
JPH08274301A (ja) * 1995-03-31 1996-10-18 Toshiba Corp 絶縁ゲート型半導体装置
JPH11330466A (ja) * 1998-05-19 1999-11-30 Toshiba Corp 絶縁ゲート型半導体装置
JP2002110984A (ja) * 2000-06-08 2002-04-12 Siliconix Inc 高周波ｍｏｓｆｅｔ及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014168171A1 (ja) * 2013-04-11 2014-10-16 富士電機株式会社 半導体装置および半導体装置の製造方法
US9673309B2 (en) 2013-04-11 2017-06-06 Fuji Electric Co., Ltd. Semiconductor device and method for fabricating semiconductor device
JP2015170691A (ja) * 2014-03-06 2015-09-28 豊田合成株式会社 半導体装置およびその製造方法
JP2017525139A (ja) * 2015-04-17 2017-08-31 スー ジョウ オリエンタル セミコンダクター カンパニー リミテッドＳｕ Ｚｈｏｕ Ｏｒｉｅｎｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏ．， Ｌｔｄ． スプリットゲート型パワーデバイスの製造方法

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