JPH06314793A - 縦型ｍｏｓトランジスタの製造方法 - Google Patents
縦型ｍｏｓトランジスタの製造方法Info
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- JPH06314793A JPH06314793A JP5128026A JP12802693A JPH06314793A JP H06314793 A JPH06314793 A JP H06314793A JP 5128026 A JP5128026 A JP 5128026A JP 12802693 A JP12802693 A JP 12802693A JP H06314793 A JPH06314793 A JP H06314793A
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Abstract
(57)【要約】
【目的】半導体基板表面から掘られたトレンチの側壁
に、厚さ方向にソース、チャネル及びドレインの各領域
を露出させ、トレンチ内の上部に設けられる薄いゲート
絶縁膜を挟んでチャネル領域と対向する主ゲート電極
と、主ゲート電極と容量結合し、厚いゲート絶縁膜を挟
んでドレイン領域と対向する下部ゲート電極とから成る
2段ゲート構造を有する縦型ＭＯＳＦＥＴ（特開平4-22
9662号）において、ドレイン・ソース間耐圧（ＶDSS ）
の不安定な現象が発生する課題があった。 【構成】下部ゲート電極形成工程において、厚いゲート
絶縁膜をトレンチ内面に被着し、狭くなった該トレンチ
内に、アンドープポリシリコンを被着しその表面から不
純物をドープする操作を、繰り返し行ない、十分な不純
物量が底部までドープされた積層ポリシリコン層を埋め
込み、下部ゲート電極を形成する。これにより課題を解
決した。
に、厚さ方向にソース、チャネル及びドレインの各領域
を露出させ、トレンチ内の上部に設けられる薄いゲート
絶縁膜を挟んでチャネル領域と対向する主ゲート電極
と、主ゲート電極と容量結合し、厚いゲート絶縁膜を挟
んでドレイン領域と対向する下部ゲート電極とから成る
2段ゲート構造を有する縦型ＭＯＳＦＥＴ（特開平4-22
9662号）において、ドレイン・ソース間耐圧（ＶDSS ）
の不安定な現象が発生する課題があった。 【構成】下部ゲート電極形成工程において、厚いゲート
絶縁膜をトレンチ内面に被着し、狭くなった該トレンチ
内に、アンドープポリシリコンを被着しその表面から不
純物をドープする操作を、繰り返し行ない、十分な不純
物量が底部までドープされた積層ポリシリコン層を埋め
込み、下部ゲート電極を形成する。これにより課題を解
決した。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳトランジス
タの製造方法に関するもので、特に特開平 4-229662 号
により開示された縦型ＭＯＳトランジスタ（ＭＯＳＦＥ
Ｔ）のドレイン・ソース間耐圧特性の不安定性（walk o
ut現象）を改善できる製造方法に係るものである。
タの製造方法に関するもので、特に特開平 4-229662 号
により開示された縦型ＭＯＳトランジスタ（ＭＯＳＦＥ
Ｔ）のドレイン・ソース間耐圧特性の不安定性（walk o
ut現象）を改善できる製造方法に係るものである。
【０００２】
【従来の技術】図１１は、従来の 2段ゲート構造の縦型
ＭＯＳトランジスタ（特開平 4-229662 号）の構成の一
例を模式的に示す断面図である。
ＭＯＳトランジスタ（特開平 4-229662 号）の構成の一
例を模式的に示す断面図である。
【０００３】同図において、符号１はＮ+ 型半導体基
体、２は、基体１上にエピタキシャル成長により形成さ
れたドレイン領域となるＮ- 型不純物拡散領域（以下不
純物領域と呼ぶ）、３はチャネル部３ａを含むベース領
域となるＰ+ 型不純物領域、４はソース領域となるＮ+
型不純物領域で、本明細書では、便宜上、上記基体１及
び領域２〜４を積層したものを半導体基板と呼ぶ。
体、２は、基体１上にエピタキシャル成長により形成さ
れたドレイン領域となるＮ- 型不純物拡散領域（以下不
純物領域と呼ぶ）、３はチャネル部３ａを含むベース領
域となるＰ+ 型不純物領域、４はソース領域となるＮ+
型不純物領域で、本明細書では、便宜上、上記基体１及
び領域２〜４を積層したものを半導体基板と呼ぶ。
【０００４】半導体基板の主面からトレンチ５が掘ら
れ、トレンチ５の側壁は、露出するソース領域４、チャ
ネル部３ａ及びＮ- ドレイン領域２により形成される。
第２ゲート電極６は、金属電極６ａを経て外部ゲート端
子Ｇに接続されると共に、薄い第２ゲート絶縁膜７を挟
んでチャネル部３ａに対向し、この縦型ＭＯＳＦＥＴの
主たるゲート作用を行なうＭＯＳ構造を形成する。トレ
ンチ５内に設けられる第１ゲート電極９は、その上方部
分はキャパシタ用絶縁膜８を介して第２ゲート電極６と
容量結合され、その下方部分は、第２ゲート絶縁膜７よ
り厚い膜厚の第１ゲート絶縁膜１０を挟んでＮ- ドレイ
ン領域２に対向し、電界効果作用の比較的小さいＭＯＳ
構造を形成する。ソース電極１１は、Ｎ+ ソース領域４
及びＰ+ ベース領域３にまたがって形成され、これら領
域とオーミック接続すると共に外部ソース端子Ｓに接続
される。基板裏面のドレイン電極１２は、Ｎ+ ドレイン
領域１にオーミック接続すると共に外部ドレイン端子Ｄ
に接続される。なお符号１３は層間絶縁膜である。
れ、トレンチ５の側壁は、露出するソース領域４、チャ
ネル部３ａ及びＮ- ドレイン領域２により形成される。
第２ゲート電極６は、金属電極６ａを経て外部ゲート端
子Ｇに接続されると共に、薄い第２ゲート絶縁膜７を挟
んでチャネル部３ａに対向し、この縦型ＭＯＳＦＥＴの
主たるゲート作用を行なうＭＯＳ構造を形成する。トレ
ンチ５内に設けられる第１ゲート電極９は、その上方部
分はキャパシタ用絶縁膜８を介して第２ゲート電極６と
容量結合され、その下方部分は、第２ゲート絶縁膜７よ
り厚い膜厚の第１ゲート絶縁膜１０を挟んでＮ- ドレイ
ン領域２に対向し、電界効果作用の比較的小さいＭＯＳ
構造を形成する。ソース電極１１は、Ｎ+ ソース領域４
及びＰ+ ベース領域３にまたがって形成され、これら領
域とオーミック接続すると共に外部ソース端子Ｓに接続
される。基板裏面のドレイン電極１２は、Ｎ+ ドレイン
領域１にオーミック接続すると共に外部ドレイン端子Ｄ
に接続される。なお符号１３は層間絶縁膜である。
【０００５】図１２ないし図１７は、上記縦型ＭＯＳＦ
ＥＴのトレンチ・ゲート等の形成について、工程順に示
した断面図である。
ＥＴのトレンチ・ゲート等の形成について、工程順に示
した断面図である。
【０００６】図１２において、Ｎ+ ソース領域４、Ｐ+
ベース領域３、Ｎ- ドレイン領域２及びＮ+ ドレイン領
域１を公知の方法で積層して成る半導体基板を用意す
る。該基板の主表面から縦方向（基板の厚さ方向）にト
レンチ５を掘る。次に熱酸化により第１の絶縁膜１０ａ
を形成する。
ベース領域３、Ｎ- ドレイン領域２及びＮ+ ドレイン領
域１を公知の方法で積層して成る半導体基板を用意す
る。該基板の主表面から縦方向（基板の厚さ方向）にト
レンチ５を掘る。次に熱酸化により第１の絶縁膜１０ａ
を形成する。
【０００７】図１３において、基板全面にアンドープポ
リシリコン膜９ａを堆積し、トレンチ５内を埋める。
リシリコン膜９ａを堆積し、トレンチ５内を埋める。
【０００８】図１４において、堆積したアンドープポリ
シリコン膜９ａを第１絶縁膜１０ａをストッパーとして
エッチバックし、トレンチ内の高さをＮ+ ソース領域４
の上面と同じレベルの高さとする。これにより、トレン
チ内に残されたアンドープポリシリコン層は第１ゲート
電極９を形成する。
シリコン膜９ａを第１絶縁膜１０ａをストッパーとして
エッチバックし、トレンチ内の高さをＮ+ ソース領域４
の上面と同じレベルの高さとする。これにより、トレン
チ内に残されたアンドープポリシリコン層は第１ゲート
電極９を形成する。
【０００９】図１５において、側壁のチャネル部３ａが
露出する深さまで、第１絶縁膜１０ａをエッチング除去
することにより、第１ゲート絶縁膜１０を形成する。同
時にトレンチ側壁のＮ+ ソース領域４、チャネル部３ａ
と、対向する第１ゲート電極９との間に、溝１４が形成
される。
露出する深さまで、第１絶縁膜１０ａをエッチング除去
することにより、第１ゲート絶縁膜１０を形成する。同
時にトレンチ側壁のＮ+ ソース領域４、チャネル部３ａ
と、対向する第１ゲート電極９との間に、溝１４が形成
される。
【００１０】図１６において、熱酸化により、溝１４の
内面を含む基板表面に、第１ゲート絶縁膜１０より膜厚
が薄い第２絶縁膜１５を形成する。図１７においてアン
ドープポリシリコンを堆積、不純物（リン）を拡散し
て、リンドープポリシリコンとし、パターニングして第
２ゲート電極６を形成する。なお第２ゲート電極６とト
レンチ側壁のチャネル部３ａとに挟まれる第２絶縁膜１
５を第２ゲート絶縁膜７、また第２ゲート電極６と第１
ゲート電極９とに挟まれる第２絶縁膜１５をキャパシタ
用絶縁膜８と呼ぶ。
内面を含む基板表面に、第１ゲート絶縁膜１０より膜厚
が薄い第２絶縁膜１５を形成する。図１７においてアン
ドープポリシリコンを堆積、不純物（リン）を拡散し
て、リンドープポリシリコンとし、パターニングして第
２ゲート電極６を形成する。なお第２ゲート電極６とト
レンチ側壁のチャネル部３ａとに挟まれる第２絶縁膜１
５を第２ゲート絶縁膜７、また第２ゲート電極６と第１
ゲート電極９とに挟まれる第２絶縁膜１５をキャパシタ
用絶縁膜８と呼ぶ。
【００１１】図１０は、上記縦型ＭＯＳＦＥＴの等価回
路図である。図１１と同じ符号は対応部分を示す。符号
１６は薄い第２ゲート絶縁膜７を挟むＭＯＳ構造で、本
ＭＯＳＦＥＴの主たるゲート作用を担当する。符号１７
は厚い第１ゲート酸化膜１０を挟むＭＯＳ構造で、Ｎ-
ドレイン領域２のコンダクタンス変化に寄与する。Ｃ1
は薄いキャパシタ用絶縁膜８を誘電体とするキャパシタ
であり、Ｃ2 は厚い第１ゲート酸化膜１０を誘電体とす
るキャパシタであるので、Ｃ1 はＣ2 に比し非常に大き
く、したがって第１ゲート電極９の電位は、第２ゲート
電極６の電位に極めて近い。
路図である。図１１と同じ符号は対応部分を示す。符号
１６は薄い第２ゲート絶縁膜７を挟むＭＯＳ構造で、本
ＭＯＳＦＥＴの主たるゲート作用を担当する。符号１７
は厚い第１ゲート酸化膜１０を挟むＭＯＳ構造で、Ｎ-
ドレイン領域２のコンダクタンス変化に寄与する。Ｃ1
は薄いキャパシタ用絶縁膜８を誘電体とするキャパシタ
であり、Ｃ2 は厚い第１ゲート酸化膜１０を誘電体とす
るキャパシタであるので、Ｃ1 はＣ2 に比し非常に大き
く、したがって第１ゲート電極９の電位は、第２ゲート
電極６の電位に極めて近い。
【００１２】一般に縦型ＭＯＳＦＥＴは、高い駆動能力
を備え、かつ基板上の占有面積が少なく高集積度が得ら
れやすい。また上記従来例では、ゲート電極を第１及び
第２のゲート電極からなる 2段構造としたことにより、
トレンチの底面とそれに連結した側壁の一部におけるゲ
ート絶縁膜の厚さを容易に厚くすることができ、トレン
チのコーナーでの耐圧が著しく向上した。またトレンチ
の深さを深くしてオン抵抗を下げても、電界の集中とい
う問題も防止でき十分な耐圧が得られる。
を備え、かつ基板上の占有面積が少なく高集積度が得ら
れやすい。また上記従来例では、ゲート電極を第１及び
第２のゲート電極からなる 2段構造としたことにより、
トレンチの底面とそれに連結した側壁の一部におけるゲ
ート絶縁膜の厚さを容易に厚くすることができ、トレン
チのコーナーでの耐圧が著しく向上した。またトレンチ
の深さを深くしてオン抵抗を下げても、電界の集中とい
う問題も防止でき十分な耐圧が得られる。
【００１３】しかしながら上記ＭＯＳＦＥＴには、ドレ
イン・ソース間耐圧（ＶDSS ）の不安定性（walk out現
象と呼ばれる）という欠点がある。周知のように、ＭＯ
ＳＦＥＴのドレイン・ソース間の耐圧は、ゲートとソー
スとを同電位（チャネルがオフ状態）とし、ドレイン・
ソース間に順電圧ＶDSを印加してドレイン電流（ＩD）
が 1 mＡに達したときのＶDSを耐圧値とし、記号ＶDSS
で表わす。
イン・ソース間耐圧（ＶDSS ）の不安定性（walk out現
象と呼ばれる）という欠点がある。周知のように、ＭＯ
ＳＦＥＴのドレイン・ソース間の耐圧は、ゲートとソー
スとを同電位（チャネルがオフ状態）とし、ドレイン・
ソース間に順電圧ＶDSを印加してドレイン電流（ＩD）
が 1 mＡに達したときのＶDSを耐圧値とし、記号ＶDSS
で表わす。
【００１４】図１８は、ソース電極とゲート電極とを同
電位にしてチャネルをオフした状態における、ＶDS−Ｉ
D 特性曲線を示すものである。ＶDSが小さいときは、Ｉ
D はほとんど流れないがＶDSがある臨界値を越えるとＩ
D は急増し、絶縁破壊にいたる。ＶDS−ＩD 特性曲線
ａ，ｂ，ｃ，ｄは、特定の上記ＭＯＳＦＥＴに対し、時
間を経過させて測定したものであり、再現性が極めて悪
く、不安定なドレイン・ソース間耐圧特性を示してい
る。
電位にしてチャネルをオフした状態における、ＶDS−Ｉ
D 特性曲線を示すものである。ＶDSが小さいときは、Ｉ
D はほとんど流れないがＶDSがある臨界値を越えるとＩ
D は急増し、絶縁破壊にいたる。ＶDS−ＩD 特性曲線
ａ，ｂ，ｃ，ｄは、特定の上記ＭＯＳＦＥＴに対し、時
間を経過させて測定したものであり、再現性が極めて悪
く、不安定なドレイン・ソース間耐圧特性を示してい
る。
【００１５】次に図１１に示す縦型ＭＯＳＦＥＴを作成
し、トレンチ５の深さを10μm とし、第２ゲート絶縁膜
７のＮ+ ソース領域４の上面からの深さ（ほぼ第２ゲー
ト電極６の深さに等しい）をパラメータに、ドレイン・
ソース間耐圧（ＶDSS ）を測定した。その結果を図１９
に示す。横軸は、第２ゲート絶縁膜の深さ（μm ）を、
また縦軸は、前記ドレイン・ソース間耐圧ＶDSS （Ｖ）
を示す。●印は、ＶDSS の初期値を、○印は、時間変化
によりＶDSS が動くウォーク アウト（walk out）現象
を起こしたときのＶDSS を示す。
し、トレンチ５の深さを10μm とし、第２ゲート絶縁膜
７のＮ+ ソース領域４の上面からの深さ（ほぼ第２ゲー
ト電極６の深さに等しい）をパラメータに、ドレイン・
ソース間耐圧（ＶDSS ）を測定した。その結果を図１９
に示す。横軸は、第２ゲート絶縁膜の深さ（μm ）を、
また縦軸は、前記ドレイン・ソース間耐圧ＶDSS （Ｖ）
を示す。●印は、ＶDSS の初期値を、○印は、時間変化
によりＶDSS が動くウォーク アウト（walk out）現象
を起こしたときのＶDSS を示す。
【００１６】
【発明が解決しようとする課題】これまで述べたよう
に、上記従来の縦型ＭＯＳＦＥＴは、ゲート電極を第
１、第２のゲート電極から成る 2段ゲート構造とし、ト
レンチの底面とそれに連続した側壁の一部に接して、膜
厚の厚い第１ゲート酸化膜を設けたので、トレンチのコ
ーナーでの耐圧が向上し、トレンチの深さを深くしてオ
ン抵抗を下げても、電界の集中を防止し、十分な耐圧を
得ることができた。しかしながらドレイン・ソース間の
耐圧（ＶDSS ）特性の再現性が乏しく、ＶDSS が不安定
であり、いわゆるドレイン・ソース間耐圧のウォークア
ウト現象が発生するという問題点が生じた。
に、上記従来の縦型ＭＯＳＦＥＴは、ゲート電極を第
１、第２のゲート電極から成る 2段ゲート構造とし、ト
レンチの底面とそれに連続した側壁の一部に接して、膜
厚の厚い第１ゲート酸化膜を設けたので、トレンチのコ
ーナーでの耐圧が向上し、トレンチの深さを深くしてオ
ン抵抗を下げても、電界の集中を防止し、十分な耐圧を
得ることができた。しかしながらドレイン・ソース間の
耐圧（ＶDSS ）特性の再現性が乏しく、ＶDSS が不安定
であり、いわゆるドレイン・ソース間耐圧のウォークア
ウト現象が発生するという問題点が生じた。
【００１７】本発明の目的は、従来の 2段ゲート構造の
縦型ＭＯＳＦＥＴにおいて、ドレイン・ソース間耐圧
（ＶDSS ）特性の不安定性（walk out現象）を改善でき
る製造方法を提供することである。
縦型ＭＯＳＦＥＴにおいて、ドレイン・ソース間耐圧
（ＶDSS ）特性の不安定性（walk out現象）を改善でき
る製造方法を提供することである。
【００１８】
【課題を解決するための手段】本発明の縦型ＭＯＳトラ
ンジスタの製造方法は、（ａ）半導体基板の主表面に露
出する一導電型の第１不純物領域（例 Ｎソース領域）
と、この第１不純物領域の下方に設けられる反対導電型
の第２不純物領域（例 チャネル部を含むＰベース領
域）と、この第２不純物領域の下方に設けられる一導電
型の第３不純物領域（例 Ｎドレイン領域）とを有する
半導体基板を形成する工程と、（ｂ）前記半導体基板の
主表面から第１及び第２の不純物領域を貫いて第３不純
物領域に達するトレンチを形成する工程と、（ｃ）この
トレンチの内面に熱酸化により第１の絶縁膜を形成する
工程と、（ｄ）第１絶縁膜（後工程（ｆ）で不要部分を
除去し、第１ゲート酸化膜となる）を形成したトレンチ
内面に、アンドープポリシリコンを被着した後不純物を
ドープする成膜操作を複数回繰り返すことにより或いは
この成膜操作を複数回繰り返しさらにアンドープポリシ
リコンを堆積することにより、トレンチ内にポリシリコ
ン層を充填する工程と、（ｅ）トレンチ内の前記ポリシ
リコン層の頂面の高さがトレンチ側壁の第１不純物領域
の高さを超えないように前記ポリシリコン層をエッチバ
ックして、第１ゲート電極を形成する工程と、（ｆ）少
なくともトレンチ側壁の第２不純物領域（チャネル部）
が露出する深さまで、第１絶縁膜をエッチング除去する
ことにより、第１ゲート絶縁膜及び該絶縁膜に達する溝
を形成する工程と、（ｇ）トレンチ側壁と第１ゲート電
極とに挟まれる前記溝の内面及び第１ゲート電極頂面
に、熱酸化により、第１ゲート絶縁膜より薄い膜厚の第
２の絶縁膜を形成した後、導電性物質で前記溝を埋め込
むことにより、第２の絶縁膜（第２ゲート絶縁膜）を介
して第２不純物領域（チャネル部）に対向すると共に、
第２の絶縁膜（キャパシタ用絶縁膜）を介して第１ゲー
ト電極に対向する第２ゲート電極を形成する工程とを具
備するものである。
ンジスタの製造方法は、（ａ）半導体基板の主表面に露
出する一導電型の第１不純物領域（例 Ｎソース領域）
と、この第１不純物領域の下方に設けられる反対導電型
の第２不純物領域（例 チャネル部を含むＰベース領
域）と、この第２不純物領域の下方に設けられる一導電
型の第３不純物領域（例 Ｎドレイン領域）とを有する
半導体基板を形成する工程と、（ｂ）前記半導体基板の
主表面から第１及び第２の不純物領域を貫いて第３不純
物領域に達するトレンチを形成する工程と、（ｃ）この
トレンチの内面に熱酸化により第１の絶縁膜を形成する
工程と、（ｄ）第１絶縁膜（後工程（ｆ）で不要部分を
除去し、第１ゲート酸化膜となる）を形成したトレンチ
内面に、アンドープポリシリコンを被着した後不純物を
ドープする成膜操作を複数回繰り返すことにより或いは
この成膜操作を複数回繰り返しさらにアンドープポリシ
リコンを堆積することにより、トレンチ内にポリシリコ
ン層を充填する工程と、（ｅ）トレンチ内の前記ポリシ
リコン層の頂面の高さがトレンチ側壁の第１不純物領域
の高さを超えないように前記ポリシリコン層をエッチバ
ックして、第１ゲート電極を形成する工程と、（ｆ）少
なくともトレンチ側壁の第２不純物領域（チャネル部）
が露出する深さまで、第１絶縁膜をエッチング除去する
ことにより、第１ゲート絶縁膜及び該絶縁膜に達する溝
を形成する工程と、（ｇ）トレンチ側壁と第１ゲート電
極とに挟まれる前記溝の内面及び第１ゲート電極頂面
に、熱酸化により、第１ゲート絶縁膜より薄い膜厚の第
２の絶縁膜を形成した後、導電性物質で前記溝を埋め込
むことにより、第２の絶縁膜（第２ゲート絶縁膜）を介
して第２不純物領域（チャネル部）に対向すると共に、
第２の絶縁膜（キャパシタ用絶縁膜）を介して第１ゲー
ト電極に対向する第２ゲート電極を形成する工程とを具
備するものである。
【００１９】なお上記手段のうち、（ｄ）項記載の工程
が従来技術（特開平4-229662号）と相異し、その他の工
程は、前記従来技術に準ずる。
が従来技術（特開平4-229662号）と相異し、その他の工
程は、前記従来技術に準ずる。
【００２０】
【作用】ドレイン・ソース間耐圧の不安定性の原因は、
第１ゲート電極に対向する第３不純物領域（例 Ｎ- ド
レイン領域）に形成される空乏層の不安定性に起因する
ものと推定された。
第１ゲート電極に対向する第３不純物領域（例 Ｎ- ド
レイン領域）に形成される空乏層の不安定性に起因する
ものと推定された。
【００２１】従来技術では第１ゲート電極はアンドープ
ポリシリコン層により形成されているが、不純物（リ
ン）をドープして第１ゲート電極の導電性を増加すれ
ば、前記ドレイン・ソース間耐圧の不安定性（ウォーク
アウト現象）が改善されることを発見した。
ポリシリコン層により形成されているが、不純物（リ
ン）をドープして第１ゲート電極の導電性を増加すれ
ば、前記ドレイン・ソース間耐圧の不安定性（ウォーク
アウト現象）が改善されることを発見した。
【００２２】前記（ｃ）項の工程で、トレンチ内周面に
比較的膜厚の厚い第１絶縁膜が形成されているので、ト
レンチの開口面は深さに対し狭小となる。（ｄ）項の工
程にかえて、トレンチ内にアンドープポリシリコン層を
充填した後、不純物をドープしても、第１ゲート電極の
導電性は増加するが、狭小な開口面から第１ゲート電極
の底部まで十分な量の不純物をドープすることは困難で
ある。
比較的膜厚の厚い第１絶縁膜が形成されているので、ト
レンチの開口面は深さに対し狭小となる。（ｄ）項の工
程にかえて、トレンチ内にアンドープポリシリコン層を
充填した後、不純物をドープしても、第１ゲート電極の
導電性は増加するが、狭小な開口面から第１ゲート電極
の底部まで十分な量の不純物をドープすることは困難で
ある。
【００２３】（ｄ）項記載のように、アンドープポリシ
リコンの適量（容易に不純物をドープできる量）を被着
した後、その表面から不純物をドープする成膜操作を複
数回繰り返すことにより、或いはこの成膜操作を例えば
数回繰り返した後にアンドープポリシリコンを堆積する
ことにより、第１ゲート電極の底部にまで十分な導電性
を与えることが可能となった。これによりドレイン・ソ
ース間のウォークアウト現象を解決することができた。
リコンの適量（容易に不純物をドープできる量）を被着
した後、その表面から不純物をドープする成膜操作を複
数回繰り返すことにより、或いはこの成膜操作を例えば
数回繰り返した後にアンドープポリシリコンを堆積する
ことにより、第１ゲート電極の底部にまで十分な導電性
を与えることが可能となった。これによりドレイン・ソ
ース間のウォークアウト現象を解決することができた。
【００２４】
【実施例】本発明の製造方法の実施例について、図１な
いし図８を参照して以下説明する。なお図１１ないし図
１７と同符号は、同じ部分を示すものとする。
いし図８を参照して以下説明する。なお図１１ないし図
１７と同符号は、同じ部分を示すものとする。
【００２５】図１において、Ｎ+ 型単結晶半導体基体
（通常は基板もしくはウェーハと呼ばれる）１の表面
に、Ｎ- 型エピタキシャル層を成長させ、表面から不純
物を拡散して、チャネル部を含むＰ+ ベース領域となる
第２不純物領域３及びＮ+ ソース領域となる第１不純物
領域４をこの順で形成する。なお本実施例では、第３不
純物領域は、Ｎ+ ドレイン領域となるＮ+ 基体１にＮ-
ドレイン領域２を積層した領域とする。また基体１にエ
ピタキシャル層を成長させた基板を半導体基板と呼ぶ。
Ｎ+ ソース領域４の厚みは 0.5μm 、Ｐ+ ベース領域３
の厚みは 2.5μm とする。
（通常は基板もしくはウェーハと呼ばれる）１の表面
に、Ｎ- 型エピタキシャル層を成長させ、表面から不純
物を拡散して、チャネル部を含むＰ+ ベース領域となる
第２不純物領域３及びＮ+ ソース領域となる第１不純物
領域４をこの順で形成する。なお本実施例では、第３不
純物領域は、Ｎ+ ドレイン領域となるＮ+ 基体１にＮ-
ドレイン領域２を積層した領域とする。また基体１にエ
ピタキシャル層を成長させた基板を半導体基板と呼ぶ。
Ｎ+ ソース領域４の厚みは 0.5μm 、Ｐ+ ベース領域３
の厚みは 2.5μm とする。
【００２６】図２において、Ｎ+ ソース領域４及びＰ+
ベース領域３を貫いて、Ｎ- ドレイン領域２に達するト
レンチ５をＲＩＥ等の異方性エッチングを用い、幅 1μ
m 、深さ 3μm まで形成する。
ベース領域３を貫いて、Ｎ- ドレイン領域２に達するト
レンチ５をＲＩＥ等の異方性エッチングを用い、幅 1μ
m 、深さ 3μm まで形成する。
【００２７】図３において、トレンチ５の内周面を含め
た基板面に、熱酸化により第１絶縁膜（Ｓi Ｏ2 膜）１
０ａを形成する。膜厚は 0.2μm 以上とすることが望ま
しく、本実施例では 0.4μm とする。
た基板面に、熱酸化により第１絶縁膜（Ｓi Ｏ2 膜）１
０ａを形成する。膜厚は 0.2μm 以上とすることが望ま
しく、本実施例では 0.4μm とする。
【００２８】図４において、ＬＰＣＶＤ法（減圧ＣＶＤ
法）によりアンドープポリシリコンを被着した後不純物
（リン）をドープする成膜工程を、複数回繰り返して、
ドープポリシリコン層２０ａの厚さが 0.4μm になるま
で積層する。
法）によりアンドープポリシリコンを被着した後不純物
（リン）をドープする成膜工程を、複数回繰り返して、
ドープポリシリコン層２０ａの厚さが 0.4μm になるま
で積層する。
【００２９】図５において、アンドープポリシリコン層
２０ｂをＬＰＣＶＤ法で、 0.4μmの厚さに堆積し、ト
レンチ内を埋め込む。
２０ｂをＬＰＣＶＤ法で、 0.4μmの厚さに堆積し、ト
レンチ内を埋め込む。
【００３０】図６において、積層されたドープポリシリ
コン層２０ａ及びアンドープポリシリコン層２０ｂを、
第１絶縁膜（酸化膜）１０ａをストッパーとして、ＣＤ
Ｅ法（ケミカルドライエッチング法）によりエッチバッ
クし、トレンチ内に残されたポリシリコン層の頂面がＮ
+ ソース領域４の上面と同じ高さにする。積層されたド
ープポリシリコン層とアンドープポリシリコン層とから
成る残されたポリシリコン層は、第１ゲート電極２０を
形成する。
コン層２０ａ及びアンドープポリシリコン層２０ｂを、
第１絶縁膜（酸化膜）１０ａをストッパーとして、ＣＤ
Ｅ法（ケミカルドライエッチング法）によりエッチバッ
クし、トレンチ内に残されたポリシリコン層の頂面がＮ
+ ソース領域４の上面と同じ高さにする。積層されたド
ープポリシリコン層とアンドープポリシリコン層とから
成る残されたポリシリコン層は、第１ゲート電極２０を
形成する。
【００３１】図７において、フッ化アンモニウムを用い
たウェットエッチングにより第１絶縁膜（酸化膜）１０
ａをエッチングして、少なくともトレンチ側壁のベース
領域のチャネル部３ａが露出する深さまで、第１絶縁膜
を除去し、トレンチ側壁と第１ゲート電極２０とに挟ま
れる溝１４を形成する。またＮ- ドレイン領域２内に残
された第１絶縁膜は、第１ゲート絶縁膜（厚さ 0.4μm
）１０を形成する。次に前記溝１４の内面及び第１ゲ
ート電極２０の頂面に、熱酸化により、第１ゲート絶縁
膜１０より薄い膜厚 0.05 μm の第２絶縁膜１５を形成
する。
たウェットエッチングにより第１絶縁膜（酸化膜）１０
ａをエッチングして、少なくともトレンチ側壁のベース
領域のチャネル部３ａが露出する深さまで、第１絶縁膜
を除去し、トレンチ側壁と第１ゲート電極２０とに挟ま
れる溝１４を形成する。またＮ- ドレイン領域２内に残
された第１絶縁膜は、第１ゲート絶縁膜（厚さ 0.4μm
）１０を形成する。次に前記溝１４の内面及び第１ゲ
ート電極２０の頂面に、熱酸化により、第１ゲート絶縁
膜１０より薄い膜厚 0.05 μm の第２絶縁膜１５を形成
する。
【００３２】図８において、基板面にアンドープポリシ
リコンを膜厚 0.25 μm 堆積し、不純物（リン）を拡散
し、溝１４をドープポリシリコン層６ｂで埋め込んだ
後、このドープポリシリコン層６ｂを公知の方法によ
り、パターニングして図９に示す第２ゲート電極６を形
成する。図８または図９において、ドープポリシリコン
層６ｂ（または第２ゲート電極６）とチャネル部３ａと
に挟まれた第２絶縁膜１５の部分は第２ゲート絶縁膜７
を形成し、ドープポリシリコン層６ｂ（または第２ゲー
ト電極６）と第１ゲート電極１０に挟まれた第２絶縁膜
１５の部分はキャパシタ用絶縁膜８を形成する。
リコンを膜厚 0.25 μm 堆積し、不純物（リン）を拡散
し、溝１４をドープポリシリコン層６ｂで埋め込んだ
後、このドープポリシリコン層６ｂを公知の方法によ
り、パターニングして図９に示す第２ゲート電極６を形
成する。図８または図９において、ドープポリシリコン
層６ｂ（または第２ゲート電極６）とチャネル部３ａと
に挟まれた第２絶縁膜１５の部分は第２ゲート絶縁膜７
を形成し、ドープポリシリコン層６ｂ（または第２ゲー
ト電極６）と第１ゲート電極１０に挟まれた第２絶縁膜
１５の部分はキャパシタ用絶縁膜８を形成する。
【００３３】図９において、公知の方法により、層間絶
縁膜１３を基板表面に堆積し、コンタクトホールを開孔
し、Ｎ+ ソース領域４及びＰ+ ベース領域３にオーミッ
ク接続するソース電極１１並びに第２ゲート電極６に接
続するゲート電極６ａを形成する。次に半導体基板裏面
に金属膜を被着し、ドレイン電極１２を形成する。符号
Ｄ，Ｇ，Ｓはそれぞれドレイン、ゲート、ソースの外部
接続用端子である。
縁膜１３を基板表面に堆積し、コンタクトホールを開孔
し、Ｎ+ ソース領域４及びＰ+ ベース領域３にオーミッ
ク接続するソース電極１１並びに第２ゲート電極６に接
続するゲート電極６ａを形成する。次に半導体基板裏面
に金属膜を被着し、ドレイン電極１２を形成する。符号
Ｄ，Ｇ，Ｓはそれぞれドレイン、ゲート、ソースの外部
接続用端子である。
【００３４】上記実施例により製造した縦型ＭＯＳＦＥ
Ｔでは、ドレイン・ソース間耐圧の不安定性（walk out
現象）の発生がなくなった。これは、第１ゲート電極２
０に対向するＮ- ドレイン領域２内に形成される空乏層
が安定になったためである。図２０は、上記実施例の製
造方法によりウェーハ上に形成されたダイシング前の縦
型ＭＯＳＦＥＴで得られたドレイン・ソース間耐圧（Ｖ
DSS ）のウェーハ面内の分布データの一例を示すもので
ある。横軸は、ウェーハ中心からオリエンテーションフ
ラット方向に数えたペレットの配列順序を示し、縦軸は
ＶDSS （Ｖ）を示す。第２ゲート電極６の基板面からの
深さ 4μm またトレンチ５の深さ10μmとした場合で、
トレンチ・ソース間耐圧ＶDSS の不安定性の発生は皆無
で、耐圧ＶDSS の平均値は約60Ｖで従来のウォークアウ
トの発生するＭＯＳＦＥＴより若干弱くなっている。
Ｔでは、ドレイン・ソース間耐圧の不安定性（walk out
現象）の発生がなくなった。これは、第１ゲート電極２
０に対向するＮ- ドレイン領域２内に形成される空乏層
が安定になったためである。図２０は、上記実施例の製
造方法によりウェーハ上に形成されたダイシング前の縦
型ＭＯＳＦＥＴで得られたドレイン・ソース間耐圧（Ｖ
DSS ）のウェーハ面内の分布データの一例を示すもので
ある。横軸は、ウェーハ中心からオリエンテーションフ
ラット方向に数えたペレットの配列順序を示し、縦軸は
ＶDSS （Ｖ）を示す。第２ゲート電極６の基板面からの
深さ 4μm またトレンチ５の深さ10μmとした場合で、
トレンチ・ソース間耐圧ＶDSS の不安定性の発生は皆無
で、耐圧ＶDSS の平均値は約60Ｖで従来のウォークアウ
トの発生するＭＯＳＦＥＴより若干弱くなっている。
【００３５】上記説明は好ましい実施例について述べた
もので、本発明はこれに限定されない。例えば、第１ゲ
ート電極と第２ゲート電極は容量結合されているが製造
後に両電極を電気的に接続することもできる。また実施
例では、トレンチ５の底面はＮ- ドレイン領域２内にあ
るが、さらに深くして第３不純物領域であるＮ+ 基体１
に達する深さであってもよい。
もので、本発明はこれに限定されない。例えば、第１ゲ
ート電極と第２ゲート電極は容量結合されているが製造
後に両電極を電気的に接続することもできる。また実施
例では、トレンチ５の底面はＮ- ドレイン領域２内にあ
るが、さらに深くして第３不純物領域であるＮ+ 基体１
に達する深さであってもよい。
【００３６】また実施例では、第１ゲート電極の頂面の
高さは、第１不純物領域の上面の高さと同じだが、これ
は基板面の平坦化のために望ましいが、所望によりこれ
より低くしても差し支えない。
高さは、第１不純物領域の上面の高さと同じだが、これ
は基板面の平坦化のために望ましいが、所望によりこれ
より低くしても差し支えない。
【００３７】また本実施例では第１ゲート電極は、外周
層をドープポリシリコンで形成し、内部にアンドープポ
リシリコンを埋め込んだが、すべてドープポリシリコン
で形成されても差し支えない。
層をドープポリシリコンで形成し、内部にアンドープポ
リシリコンを埋め込んだが、すべてドープポリシリコン
で形成されても差し支えない。
【００３８】
【発明の効果】これまで説明したように、本発明によ
り、従来の 2段ゲート構造の縦型ＭＯＳＦＥＴにおい
て、ドレイン・ソース間耐圧（ＶDSS ）特性の不安定性
（walk out現象）を改善できる製造方法を提供すること
ができた。
り、従来の 2段ゲート構造の縦型ＭＯＳＦＥＴにおい
て、ドレイン・ソース間耐圧（ＶDSS ）特性の不安定性
（walk out現象）を改善できる製造方法を提供すること
ができた。
【図１】本発明の縦型ＭＯＳトランジスタの製造工程の
実施例を示す模式的断面図である。
実施例を示す模式的断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】図３に続く製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】図６に続く製造工程を示す断面図である。
【図８】図７に続く製造工程を示す断面図である。
【図９】本発明の製造方法による縦型ＭＯＳトランジス
タの概略部分断面図である。
タの概略部分断面図である。
【図１０】本発明及び従来の縦型ＭＯＳトランジスタの
等価回路図である。
等価回路図である。
【図１１】従来の縦型ＭＯＳトランジスタの概略部分断
面図である。
面図である。
【図１２】図１１に示す従来の縦型ＭＯＳトランジスタ
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１３】図１２に続く製造工程を示す断面図である。
【図１４】図１３に続く製造工程を示す断面図である。
【図１５】図１４に続く製造工程を示す断面図である。
【図１６】図１５に続く製造工程を示す断面図である。
【図１７】図１６に続く製造工程を示す断面図である。
【図１８】従来の縦型ＭＯＳトランジスタのドレイン・
ソース間耐圧の不安定性現象を説明するＩD −ＶDS特性
曲線である。
ソース間耐圧の不安定性現象を説明するＩD −ＶDS特性
曲線である。
【図１９】従来の縦型ＭＯＳトランジスタのドレイン・
ソース間耐圧（ＶDSS ）ウォークアウトの幅と第２ゲー
ト絶縁膜の深さとの関係を示す特性図である。
ソース間耐圧（ＶDSS ）ウォークアウトの幅と第２ゲー
ト絶縁膜の深さとの関係を示す特性図である。
【図２０】本発明の製造方法による縦型ＭＯＳトランジ
スタのドレイン・ソース間耐圧（ＶDSS ）のウェーハ面
内の分布を示す図である。
スタのドレイン・ソース間耐圧（ＶDSS ）のウェーハ面
内の分布を示す図である。
１ Ｎ+ 第３不純物領域（Ｎ+ 基体） ２ Ｎ- 第３不純物領域（Ｎ- ドレイン領域） ３ Ｐ+ 第２不純物領域（Ｐ+ ベース領域） ３ａ Ｐ 第２不純物領域（チャネル部） ４ Ｎ+ 第１不純物領域（Ｎ+ ソース領域） ５ トレンチ ６ 第２ゲート電極 ７ 第２ゲート絶縁膜（第２絶縁膜） ８ キャパシタ用絶縁膜（第２絶縁膜） １０ 第１ゲート絶縁膜 １０ａ 第１絶縁膜 １１ ソース電極 １４ 溝 １５ 第２絶縁膜 ２０ 第１ゲート電極 ２０ａ 積層ドープポリシリコン層 ２０ｂ アンドープポリシリコン層
Claims (1)
- 【請求項１】（ａ）半導体基板の主表面に露出する一導
電型の第１不純物領域と、この第１不純物領域の下方に
設けられる反対導電型の第２不純物領域と、この第２不
純物領域の下方に設けられる一導電型の第３不純物領域
とを有する半導体基板を形成する工程と、（ｂ）前記半
導体基板の主表面から第１及び第２の不純物領域を貫い
て第３不純物領域に達するトレンチを形成する工程と、
（ｃ）このトレンチの内面に熱酸化により第１の絶縁膜
を形成する工程と、（ｄ）第１絶縁膜を形成したトレン
チ内面に、アンドープポリシリコンを被着した後不純物
をドープする成膜操作を複数回繰り返すことにより或い
はこの成膜操作を複数回繰り返しさらにアンドープポリ
シリコンを堆積することにより、トレンチ内にポリシリ
コン層を充填する工程と、（ｅ）トレンチ内の前記ポリ
シリコン層の頂面の高さがトレンチ側壁の第１不純物領
域の高さを超えないように前記ポリシリコン層をエッチ
バックして、第１ゲート電極を形成する工程と、（ｆ）
少なくともトレンチ側壁の第２不純物領域が露出する深
さまで、第１絶縁膜をエッチング除去することにより、
第１ゲート絶縁膜及び該絶縁膜に達する溝を形成する工
程と、（ｇ）トレンチ側壁と第１ゲート電極とに挟まれ
る前記溝の内面及び第１ゲート電極頂面に、熱酸化によ
り、第１ゲート絶縁膜より薄い膜厚の第２の絶縁膜を形
成した後、導電性物質で前記溝を埋め込むことにより、
第２の絶縁膜を介して第２不純物領域に対向すると共
に、第２の絶縁膜を介して第１ゲート電極に対向する第
２ゲート電極を形成する工程とを具備することを特徴と
する縦型ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12802693A JP3198200B2 (ja) | 1993-04-30 | 1993-04-30 | 縦型ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12802693A JP3198200B2 (ja) | 1993-04-30 | 1993-04-30 | 縦型ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314793A true JPH06314793A (ja) | 1994-11-08 |
| JP3198200B2 JP3198200B2 (ja) | 2001-08-13 |
Family
ID=14974665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12802693A Expired - Fee Related JP3198200B2 (ja) | 1993-04-30 | 1993-04-30 | 縦型ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3198200B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100341214B1 (ko) * | 1999-12-21 | 2002-06-20 | 오길록 | 고속 전력 트랜지스터 제조방법 |
| JP2005056872A (ja) * | 2003-08-01 | 2005-03-03 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2006080110A (ja) * | 2004-09-07 | 2006-03-23 | Toshiba Corp | 絶縁ゲート型半導体装置 |
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