JPH07249691A

JPH07249691A - 半導体装置及びその製造方法

Info

Publication number: JPH07249691A
Application number: JP6042077A
Authority: JP
Inventors: Masataka Kase; 正隆加勢
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-14
Filing date: 1994-03-14
Publication date: 1995-09-26

Abstract

(57)【要約】【目的】トランジスタ部のゲート長を十分大きく取っ
てホットエレクトロン現象を生じさせることなく記憶セ
ル部を集積化することができ、ＤＲＡＭ等の高集積化及
び高信頼性を実現することができる。【構成】基板１上にソース／ドレイン電極７が形成さ
れ、該ソース／ドレイン電極７上にゲート領域８とチャ
ネル領域９がゲート絶縁膜１０を介して少なくとも１つ
以上の柱状構造体で形成され、該ゲート絶縁膜１０を介
して該チャネル領域９側部にゲート電極１が形成され、
該ゲート領域８上に第２の絶縁膜１３が形成され、該第
２の絶縁膜１３を覆い、かつ該チャネル領域９上にソー
ス／ドレイン電極１２が形成されてなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、詳しくは、スタックトキャパシタ型セル
構造を有する１トランジスタ１キャパシタ型のＤＲＡＭ
（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅ
ｍｏｒｙ）セルに適用することができ、特に、ＤＲＡＭ
等の高集積化及び高信頼性を実現することができる半導
体装置及びその製造方法に関する。

【０００２】近年、スタックトキャパシタ型やトレンチ
キャパシタ型等のＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄ
ｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は、対向電極／誘
電体膜／蓄積電極からなるキャパシタ部を集積化するも
のであるが、トランジスタ部の集積化を考慮した構造例
は少ない。即ち、トランジスタ部を集積化する際、ゲー
ト電極は、集積化に伴いゲート長が小さくなって微細化
する一方であり、このようにゲート長を小さくすると、
後述するホットエレクトロン現象が顕著に生じるように
なって、デバイスの信頼性が低下するという問題があっ
た。

【０００３】そこで、トランジスタ部のゲート長を十分
大きく取ってホットエレクトロン現象を生じさせること
なく記憶セル部を集積化することができ、ＤＲＡＭ等の
高集積化及び高信頼性を実現することができる半導体装
置及びその製造方法が要求されている。

【０００４】

【従来の技術】従来、半導体メモリには、１つの記憶セ
ルが１個のトランジスタと１個のキャパシタから構成さ
れるＤＲＡＭがあり、その記憶セルの高集積化が、即ち
如何に記憶セルを単位面積当りに小さく読込むかが盛ん
に研究されている。この記憶セルがアレイ上に配置され
るＤＲＡＭのセル構造については、小面積で大きな蓄積
容量を得るために数多くの方法が提案されている。代表
的なものとしては、スタックトキャパシタ型及びトレン
チキャパシタ型等の構造のものが知られている。

【０００５】

【発明が解決しようとする課題】上記したスタックトキ
ャパシタ型やトレンチキャパシタ型等のＤＲＡＭでは、
対向電極／誘電体膜／蓄積電極からなるキャパシタ部を
集積化するものであるが、トランジスタ部の集積化を考
慮した構造例は少ない。即ち、トランジスタ部を集積化
する際、ゲート電極は、集積化に伴いゲート長が小さく
なって微細化する一方であり、このようにゲート長を小
さくすると、ホットエレクトロン現象が顕著に生じるよ
うになって、デバイスの信頼性が低下するという問題が
あった。

【０００６】ここで、ホットエレクトロン現象とは、Ｍ
ＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎ
ｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓ
ｉｓｔｏｒ）のゲート長が小さくなると、ソース−ドレ
イン間にかかる電界強度が大きくなり、ホットエレクト
ロンと呼ばれる高エネルギーの電子が放出され、ゲート
酸化膜や側壁酸化膜中に電荷を有する欠陥を発生させ、
その結果、ＭＯＳＦＥＴの閾値電圧（Ｖ_th）を変化させ
る。この閾値電圧の変化は、一瞬のうちに起こるもので
はなく、例えば、数年に渡って少しずつ変化し、その変
化量はまちまちであるため、予め、その変化分を考慮し
て設計することができない。このように、閾値電圧の変
化したＤＲＡＭの１セルは、ビット情報の書き込みや読
み込み動作不能となってしまう。特に、ゲート長が０．
３μｍ以下になる場合に、大きな問題になると予想され
る。

【０００７】そこで、本発明は、トランジスタ部のゲー
ト長を十分大きく取ってホットエレクトロン現象を生じ
させることなく記憶セル部を集積化することができ、Ｄ
ＲＡＭ等の高集積化及び高信頼性を実現することができ
る半導体装置及びその製造方法を提供することを目的と
する。

【０００８】

【課題を解決するための手段】請求項１記載の発明は、
基板上にソース／ドレイン電極が形成され、該ソース／
ドレイン電極上にゲート領域とチャネル領域がゲート絶
縁膜を介して少なくとも１つ以上の柱状構造体で形成さ
れ、該ゲート絶縁膜を介して該チャネル領域側部にゲー
ト電極が形成され、該ゲート領域上に第２の絶縁膜が形
成され、該第２の絶縁膜を覆い、かつ該チャネル領域上
にソース／ドレイン電極が形成されてなることを特徴と
するものである。

【０００９】請求項２記載の発明は、基板内に溝が形成
され、該溝周囲の該基板内に対向電極が形成され、該溝
の内壁に誘電体膜が形成され、該溝を埋め込むように蓄
積電極が形成され、該蓄積電極上に開口部を有する第１
の絶縁膜が形成され、該開口部内の該蓄積電極とコンタ
クトするようにソース／ドレイン電極が形成され、該ソ
ース／ドレイン電極上にゲート領域とチャネル領域がゲ
ート絶縁膜を介して少なくとも１つ以上の柱状構造体で
形成され、該ゲート絶縁膜を介して該チャネル領域側部
にゲート電極が形成され、該ゲート領域上に第２の絶縁
膜が形成され、該第２の絶縁膜を覆い、かつ該チャネル
領域上にソース／ドレイン電極が形成されてなることを
特徴とするものである。

【００１０】請求項３記載の発明は、基板上にソース／
ドレイン電極を形成する工程と、次いで、該ソース／ド
レイン電極上に結晶粒界が略垂直に延びるノンドープ多
結晶シリコン膜を形成する工程と、次いで、該ノンドー
プ多結晶シリコン膜の結晶粒界部分を酸化及びエッチン
グを行って広げて第２の溝を形成するとともに、該ノン
ドープ多結晶シリコン膜表面に第１のシリコン酸化膜を
形成する工程と、次いで、該第２の溝を埋め込むように
高濃度ドープ多結晶シリコン膜を形成する工程と、次い
で、該ノンドープ多結晶シリコン膜を露出させるように
該高濃度ドープ多結晶シリコン膜上部及び該第１のシリ
コン酸化膜上部を除去してゲート酸化膜及びゲート電極
を形成する工程と、次いで、該ノンドープ多結晶シリコ
ン膜及び該高濃度ドープ多結晶シリコンからなるゲート
電極を熱酸化して該ノンドープ多結晶シリコン膜上で膜
厚が薄く、かつ該高濃度ドープ多結晶シリコンからなる
ゲート電極上で膜厚が厚い第２のシリコン酸化膜を形成
する工程と、該第２のシリコン酸化膜をエッチバックし
て該ノンドープ多結晶シリコン膜を露出させるととも
に、該高濃度ドープ多結晶シリコンからなるゲート電極
上に該第２のシリコン酸化膜を残す工程と、次いで、残
された該第２のシリコン酸化膜をマスクとして該ノンド
ープ多結晶シリコン膜内に不純物を導入してチャネル領
域を形成する工程と、次いで、該第２のシリコン酸化膜
を覆い、かつ該チャネル領域上にソース／ドレイン電極
を形成する工程とを含むことを特徴とするものである。

【００１１】請求項４記載の発明は、基板内に対向電極
を形成する工程と、次いで、該対向電極が形成された該
基板をエッチングして溝を形成する工程と、次いで、該
第１の溝の内壁に誘電体膜を形成する工程と、次いで、
該第１の溝を埋め込むように蓄積電極を形成する工程
と、次いで、該蓄積電極上に開口部を有する絶縁膜を形
成する工程と、次いで、該開口部内の該蓄積電極とコン
タクトするようにソース／ドレイン電極を形成する工程
と、次いで、該ソース／ドレイン電極上に結晶粒界が略
垂直に延びるノンドープ多結晶シリコン膜を形成する工
程と、次いで、該ノンドープ多結晶シリコン膜の結晶粒
界部分を酸化及びエッチングを行って広げて第２の溝を
形成するとともに、該ノンドープ多結晶シリコン膜表面
に第１のシリコン酸化膜を形成する工程と、次いで、該
第２の溝を埋め込むように高濃度ドープ多結晶シリコン
膜を形成する工程と、次いで、該ノンドープ多結晶シリ
コン膜を露出させるように該高濃度ドープ多結晶シリコ
ン膜上部及び該第１のシリコン酸化膜上部を除去してゲ
ート酸化膜及びゲート電極を形成する工程と、次いで、
該ノンドープ多結晶シリコン膜及び該高濃度ドープ多結
晶シリコンからなるゲート電極を熱酸化して該ノンドー
プ多結晶シリコン膜上で膜厚が薄く、かつ該高濃度ドー
プ多結晶シリコンからなるゲート電極上で膜厚が厚い第
２のシリコン酸化膜を形成する工程と、該第２のシリコ
ン酸化膜をエッチバックして該ノンドープ多結晶シリコ
ン膜を露出させるとともに、該高濃度ドープ多結晶シリ
コンからなるゲート電極上に該第２のシリコン酸化膜を
残す工程と、次いで、残された該第２のシリコン酸化膜
をマスクとして該ノンドープ多結晶シリコン膜内に不純
物を導入してチャネル領域を形成する工程と、次いで、
該第２のシリコン酸化膜を覆い、かつ該チャネル領域上
にソース／ドレイン電極を形成する工程とを含むことを
特徴とするものである。

【００１２】

【作用】本発明では、後述する実施例の図１〜４に示す
如く、キャパシタを、基板１の溝２周囲に形成されたウ
ェル１ａからなる対向電極と、該溝２の内壁に形成され
た誘電体膜４と、溝２を埋め込むように形成された蓄積
電極５とから構成し、トランジスタを、このキャパシタ
の蓄積電極５とコンタクトするように形成されたソース
／ドレイン電極７と、ソース／ドレイン電極７上にゲー
ト絶縁膜１０を介して交互に形成された柱状のゲート領
域８及びチャネル領域９と、柱状のチャネル領域９側部
に形成されたゲート絶縁膜１０側部に形成されたゲート
電極１１と、柱状のゲート領域８を覆い、かつチャネル
領域９上に形成されたソース／ドレイン電極１２とから
構成するようにしている。このように、キャパシタをト
レンチ構造で構成するうえ、トレンチ構造のキャパシタ
上に垂直方向にソース／ドレイン電極７、柱状のゲート
領域８及びチャネル領域９、ゲート電極１１、及びソー
ス／ドレイン電極１２からなるトランジスタを構成した
ため、記憶セル部を集積化することができる。しかも、
記憶セル部を集積化する際、ソース／ドレイン電極７と
ソース／ドレイン電極１２間の柱状のゲート領域８を十
分長くしてゲート長を十分大きくして構成することがで
きるため、ホットエレクトロン現象に伴う特性劣化を生
じ難くすることができる。従って、ＲＡＭ等の高集積化
及び高信頼性を実現することができる。

【００１３】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明に係る一実施例の半導体装置の構造
を示す断面図である。図示例は１記憶セルが１トランジ
スタ及び１キャパシタから構成されるＤＲＡＭ等に適用
することができる。図１において、１はキャパシタを構
成する対向電極となるウェル１ａが形成された基板であ
り、２は基板１内に形成された溝であり、３は溝２を形
成する際のエッチングマスクとなる開口部３ａを有する
絶縁膜であり、４は溝２の内壁に形成されたＳｉＯ₂等
の誘電体膜であり、５は溝２を埋め込むように形成され
たポリＳｉ等の蓄積電極であり、６は蓄積電極５上に形
成された開口部６ａを有するＳｉ₃Ｎ₄等の絶縁膜であ
る。そして、７は開口部６ａの蓄積電極５とコンタクト
するように形成されたポリＳｉ等のソース／ドレイン電
極であり、８，９はソース／ドレイン電極７上にＳｉＯ
₂等のゲート絶縁膜１０を介して交互に柱状に形成され
た各々ポリＳｉ等のゲート領域及びチャネル領域であ
り、１１はチャネル領域９側部に形成されたゲート絶縁
膜１０側部に形成されたポリＳｉ等のワード線となるゲ
ート電極であり、１２はチャネル領域９及びその上部が
絶縁膜１３で絶縁されたゲート領域８上に形成されたポ
リＳｉ等のソース／ドレイン電極である。

【００１４】次に、図２〜４は本発明に係る半導体装置
の製造方法を示す図である。まず、ｐ型又はｎ型のシリ
コン基板１にｐ型不純物によるイオン注入法等によりキ
ャパシタを構成する対向電極となるｐ型ウェル１ａを形
成した後、フォトリソグラフィー工程やエッチング工程
等の公知技術により、開口部３ａを有するＳｉＯ₂絶縁
膜３をマスクとし、基板１をエッチングして深さが１μ
ｍ程度で開口部が０．３μｍ×０．３μｍ程度の溝２を
形成する。次いで、熱酸化法により、溝２内のＳｉ基板
１を熱酸化して溝２の内壁に膜厚が約０．５ｎｍ程度の
シリコン酸化膜（ＳｉＯ₂膜）からなる誘電体膜４を形
成する（図２（ａ））。

【００１５】次に、ＣＶＤ法等により溝２を埋め込むよ
うに全面に約１５０ｎｍ程度のポリシリコン膜を堆積し
た後、ＲＩＥ法等により溝２に埋め込んだポリＳｉ膜が
残るように絶縁膜３上のポリＳｉ膜をエッチングしてポ
リＳｉ蓄積電極５を形成する。次いで、ＣＶＤ法等によ
り蓄積電極５を覆うように全面にシリコン窒化膜（Ｓｉ
₃Ｎ₄膜）からなる膜厚が７００Å（７０ｎｍ）程度の
絶縁膜６を堆積した後、ＲＩＥ法等により絶縁膜６をエ
ッチングして蓄積電極５が露出された開口部６ａを形成
する（図２（ｂ））。

【００１６】次に、ＣＶＤ法等により開口部６ａ内の蓄
積電極５とコンタクトするように全面に膜厚が１００ｎ
ｍ程度のポリシリコン膜を堆積した後、このポリＳｉ膜
にイオン注入等で高濃度にＰをドープしてＮ型のソース
／ドレイン電極７を形成する。なお、ここでは、ソース
／ドレイン電極７を、Ｐ等のＮ型不純物をドープしたポ
リＳｉ膜で形成する場合について説明したが、タングス
テンシリサイド等の低抵抗の金属シリコン化合物膜等で
形成するように構成してもよい。次いで、ＣＶＤ法等に
よりソース／ドレイン電極７を覆うように全面に膜厚５
００ｎｍ程度のノンドープポリシリコン膜２１を５００
ｎｍ堆積した後、ＲＩＥ法等によりソース／ドレイン電
極７上にノンドープポリシリコン膜２１が残るように、
ノンドープポリシリコン膜２１及び、ソース／ドレイン
電極７をエッチングする（図２（ｃ））。この時、ノン
ドープポリシリコン膜２１は、グレインバンダリと呼ば
れる結晶粒界を有し、この結晶粒界は垂直に配向するこ
とが知られている。また、ノンドープポリシリコン膜２
１の結晶粒界部分は、他の部分よりもシリコン酸化膜の
成長速度が速い。そして、この性質を利用して、熱酸
化、エッチング及び熱酸化を順次行うか、又は熱酸化及
びエッチングを交互に繰り返して行うことによりノンド
ープポリシリコン膜２１の結晶粒界部分を広げて溝２２
を形成するとともに、ノンドープポリシリコン膜２１の
表面に膜厚７００Å（７０ｎｍ）程度のＳｉＯ₂シリコ
ン酸化膜２３を形成する。この時、図２（ｃ）に示した
ノンドープポリシリコン膜２１の結晶粒界は選択的に除
去されるとともに柱状のノンドープポリシリコン膜２１
がソース／ドレイン電極７上に形成され、この柱状のノ
ンドープポリシリコン膜２１の内部には結晶粒界は残ら
ない（図３（ａ））。

【００１７】次に、ＣＶＤ法等により溝２２内を埋め込
むように３０００Å（３００ｎｍ）の高濃度Ｐドープポ
リシリコン膜２４を堆積する（図３（ｂ））。次に、ケ
ミカルポリッシング工程によりノンドープポリシリコン
膜２１が露出するまで高濃度Ｐドープポリシリコン膜２
４上部及びシリコン酸化膜２３上部を削って、ＳｉＯ₂
ゲート絶縁膜１０を形成するとともに、ゲート絶縁膜１
０間に柱状の高濃度ＰドープポリＳｉからなるゲート領
域８及びチャネル領域となるノンドープポリシリコン膜
２１を形成し、更にゲート絶縁膜１０側部に高濃度Ｐド
ープポリＳｉワード線となるゲート電極１１を形成する
（図３（ｃ））。

【００１８】次に、ノンドープポリシリコン膜２１と高
濃度ＰドープポリＳｉからなるゲート領域８及びゲート
電極１１が露出した状態で、酸化雰囲気中でゲート領域
８、ノンドープポリシリコン膜２１及びゲート電極１１
のポリシリコン膜を酸化すると、高濃度に隣がドープさ
れたポリシリコンからなるゲート領域８及びゲート電極
１１の方がノンドープポリシリコン膜２１よりも酸化速
度が速いために、ノンドープポリシリコン膜２１上で膜
厚が薄く、かつ高濃度ポリＳｉからなるゲート領域８及
びゲート電極１１上で膜厚が厚いシリコン酸化膜１３を
形成する（図４（ａ））。

【００１９】次に、希釈ＨＦ等のウェットエッチング等
によりシリコン酸化膜１３をエッチバックしてノンドー
プポリシリコン膜２１を露出させる。この時、シリコン
酸化膜１３は、高濃度ポリＳｉからなるゲート領域８及
びゲート電極１１上で残される。次いで、残されたシリ
コン酸化膜１３をマスクとして、ノンドープポリシリコ
ン膜２１をＰ型にするために、イオン注入法等によりノ
ンドープポリシリコン膜２１内にＢ⁺イオンを７０ｋｅ
Ｖで、１×１０¹³ｃｍ^-2程度で注入してＰ型のチャネル
領域９を形成する（図４（ｂ））。なお、この時のイオ
ン注入条件は、柱状のノンドープポリシリコン膜２１の
中間部にＢの平均射影飛程（Ｒｐ）が一致するように定
められる。そして、ＣＶＤ法等によりシリコン酸化膜１
３で絶縁されたゲート領域８及びチャネル領域９を覆う
ように膜厚が１５０ｎｍ程度のポリシリコン膜を堆積し
た後、イオン注入法等によりＡｓイオンを、例えば４０
ｋｅＶで、１×１０¹⁶ｃｍ^-2程度でポリＳｉ膜にイオン
注入し、低抵抗化のためのアニール処理を行った後、Ｒ
ＩＥ法等によりポリシリコン膜をゲート領域８及びチャ
ネル９上に残るように、かつビット線となるようにエッ
チングしてソース／ドレイン電極１２を形成することに
より、図１に示すような１トランジスタ１キャパシタ型
のＤＲＡＭのセルを形成することができる。なお、この
後は、公知の配線処理等を行えばＤＲＡＭが完成する。

【００２０】このように、本実施例では、キャパシタ
を、基板１の溝２周囲に形成されたウェル１ａからなる
対向電極と、溝２の内壁に形成された誘電体膜４と、溝
２を埋め込むように形成された蓄積電極５とから構成
し、トランジスタを、このキャパシタの蓄積電極５とコ
ンタクトするように形成されたソース／ドレイン電極７
と、ソース／ドレイン電極７上にゲート絶縁膜１０を介
して交互に形成された柱状のゲート領域８及びチャネル
領域９と、柱状のチャネル９側部に形成されたゲート絶
縁膜１０側部に形成されたゲート電極１１と、柱状のゲ
ート領域８を覆い、かつチャネル領域９上に形成された
ソース／ドレイン電極１２とから構成するようにしてい
る。このように、キャパシタをトレンチ構造で構成する
うえ、トレンチ構造のキャパシタ上に垂直方向にソース
／ドレイン電極７、柱状のゲート領域８及びチャネル領
域９、ゲート電極１１、及びソース／ドレイン電極１２
からなるトランジスタを構成したため、記憶セル部を集
積化することができる。しかも、記憶セル部を集積化す
る際、ソース／ドレイン電極７とソース／ドレイン電極
１２間の柱状のゲート領域８を十分長くしてゲート長を
十分大きくして構成することができるため、ホットエレ
クトロン現象に伴う特性劣化を生じ難くすることができ
る。従って、ＲＡＭ等の高集積化及び高信頼性を実現す
ることができる。

【００２１】

【発明の効果】本発明によれば、トランジスタ部のゲー
ト長を十分大きく取ってホットエレクトロン現象を生じ
させることなく記憶セル部を集積化することができ、Ｄ
ＲＡＭ等の高集積化及び高信頼性を実現することができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明に係る一実施例の半導体装置の構造を示
す断面図である。

【図２】本発明に係る一実施例の半導体装置の製造方法
を示す図である。

【図３】本発明に係る一実施例の半導体装置の製造方法
を示す図である。

【図４】本発明に係る一実施例の半導体装置の製造方法
を示す図である。

【符号の説明】

１基板１ａウエル２溝３絶縁膜３ａ開口部４誘電体膜５蓄積電極６絶縁膜６ａ開口部７ソース／ドレイン電極８ゲート領域９チャネル領域１０ゲート絶縁膜１１ゲート電極１２ソース／ドレイン電極１３シリコン酸化膜２１ノンドープポリシリコン膜２２溝２３シリコン酸化膜２４高濃度Ｐドープポリシリコン膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822

Claims

【特許請求の範囲】

【請求項１】基板（１）上にソース／ドレイン電極
（７）が形成され、該ソース／ドレイン電極（７）上に
ゲート領域（８）とチャネル領域（９）がゲート絶縁膜
（１０）を介して少なくとも１つ以上の柱状構造体で形
成され、該ゲート絶縁膜（１０）を介して該チャネル領
域（９）側部にゲート電極（１）が形成され、該ゲート
領域（８）上に第２の絶縁膜（１３）が形成され、該第
２の絶縁膜（１３）を覆い、かつ該チャネル領域（９）
上にソース／ドレイン電極（１２）が形成されてなるこ
とを特徴とする半導体装置。
【請求項２】基板（１）内に溝（２）が形成され、該溝
（２）周囲の該基板（１）内に対向電極（１ａ）が形成
され、該溝（２）の内壁に誘電体膜（４）が形成され、
該溝（２）を埋め込むように蓄積電極（５）が形成さ
れ、該蓄積電極（５）上に開口部（６ａ）を有する第１
の絶縁膜（６）が形成され、該開口部（６ａ）内の該蓄
積電極（５）とコンタクトするようにソース／ドレイン
電極（７）が形成され、該ソース／ドレイン電極（７）
上にゲート領域（８）とチャネル領域（９）がゲート絶
縁膜（１０）を介して少なくとも１つ以上の柱状構造体
で形成され、該ゲート絶縁膜（１０）を介して該チャネ
ル領域（９）側部にゲート電極（１）が形成され、該ゲ
ート領域（８）上に第２の絶縁膜（１３）が形成され、
該第２の絶縁膜（１３）を覆い、かつ該チャネル領域
（９）上にソース／ドレイン電極（１２）が形成されて
なることを特徴とする半導体装置。
【請求項３】基板（１）上にソース／ドレイン電極
（７）を形成する工程と、次いで、該ソース／ドレイン
電極（７）上に結晶粒界が略垂直に延びるノンドープ多
結晶シリコン膜（２１）を形成する工程と、次いで、該
ノンドープ多結晶シリコン膜（２１）の結晶粒界部分を
酸化及びエッチングを行って広げて第２の溝（２２）を
形成するとともに、該ノンドープ多結晶シリコン膜（２
１）表面に第１のシリコン酸化膜（２３）を形成する工
程と、次いで、該第２の溝（２）を埋め込むように高濃
度ドープ多結晶シリコン膜（２４）を形成する工程と、
次いで、該ノンドープ多結晶シリコン膜（２１）を露出
させるように該高濃度ドープ多結晶シリコン膜（２４）
上部及び該第１のシリコン酸化膜（２３）上部を除去し
てゲート酸化膜（１０）及びゲート電極（８，１１）を
形成する工程と、次いで、該ノンドープ多結晶シリコン
膜（２１）及び該高濃度ドープ多結晶シリコンからなる
ゲート電極（８）を熱酸化して該ノンドープ多結晶シリ
コン膜（２１）上で膜厚が薄く、かつ該高濃度ドープ多
結晶シリコンからなるゲート電極（８，１１）上で膜厚
が厚い第２のシリコン酸化膜（１３）を形成する工程
と、次いで、該第２のシリコン酸化膜（１３）をエッチ
バックして該ノンドープ多結晶シリコン膜（２１）を露
出させるとともに、該高濃度ドープ多結晶シリコンから
なるゲート電極（８，１１）上に該第２のシリコン酸化
膜（１３）を残す工程と、次いで、残された該第２のシ
リコン酸化膜（１３）をマスクとして該ノンドープ多結
晶シリコン膜（２１）内に不純物を導入してチャネル領
域（９）を形成する工程と、次いで、該第２のシリコン
酸化膜（１３）を覆い、かつ該チャネル領域（９）上に
ソース／ドレイン電極（１２）を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項４】基板（１）内に対向電極（１ａ）を形成す
る工程と、次いで、該対向電極（１ａ）が形成された該
基板（１）をエッチングして溝（２）を形成する工程
と、次いで、該第１の溝（２）の内壁に誘電体膜（４）
を形成する工程と、次いで、該第１の溝（２）を埋め込
むように蓄積電極（５）を形成する工程と、次いで、該
蓄積電極（５）上に開口部（６ａ）を有する絶縁膜
（６）を形成する工程と、次いで、該開口部（６ａ）内
の該蓄積電極（５）とコンタクトするようにソース／ド
レイン電極（７）を形成する工程と、次いで、該ソース
／ドレイン電極（７）上に結晶粒界が略垂直に延びるノ
ンドープ多結晶シリコン膜（２１）を形成する工程と、
次いで、該ノンドープ多結晶シリコン膜（２１）の結晶
粒界部分を酸化及びエッチングを行って広げて第２の溝
（２２）を形成するとともに、該ノンドープ多結晶シリ
コン膜（２１）表面に第１のシリコン酸化膜（２３）を
形成する工程と、次いで、該第２の溝（２）を埋め込む
ように高濃度ドープ多結晶シリコン膜（２４）を形成す
る工程と、次いで、該ノンドープ多結晶シリコン膜（２
１）を露出させるように該高濃度ドープ多結晶シリコン
膜（２４）上部及び該第１のシリコン酸化膜（２３）上
部を除去してゲート酸化膜（１０）及びゲート電極
（８，１１）を形成する工程と、次いで、該ノンドープ
多結晶シリコン膜（２１）及び該高濃度ドープ多結晶シ
リコンからなるゲート電極（８）を熱酸化して該ノンド
ープ多結晶シリコン膜（２１）上で膜厚が薄く、かつ該
高濃度ドープ多結晶シリコンからなるゲート電極（８，
１１）上で膜厚が厚い第２のシリコン酸化膜（１３）を
形成する工程と、次いで、該第２のシリコン酸化膜（１
３）をエッチバックして該ノンドープ多結晶シリコン膜
（２１）を露出させるとともに、該高濃度ドープ多結晶
シリコンからなるゲート電極（８，１１）上に該第２の
シリコン酸化膜（１３）を残す工程と、次いで、残され
た該第２のシリコン酸化膜（１３）をマスクとして該ノ
ンドープ多結晶シリコン膜（２１）内に不純物を導入し
てチャネル領域（９）を形成する工程と、次いで、該第
２のシリコン酸化膜（１３）を覆い、かつ該チャネル領
域（９）上にソース／ドレイン電極（１２）を形成する
工程とを含むことを特徴とする半導体装置の製造方法。