CN113658866A - 一种功率器件的制备方法及功率器件 - Google Patents

一种功率器件的制备方法及功率器件 Download PDF

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Abstract

本申请属于半导体器件技术领域，提供了一种功率器件的制备方法及功率器件，首先在衬底上形成外延层，然后对外延层依次进行沟道掺杂和源极掺杂，并对掺杂后的器件进行刻蚀形成沟槽，以在沟槽两侧均形成沟道掺杂区和源极掺杂区；其中，沟道掺杂区位于源极掺杂区与外延层之间，沟槽的深度大于掺杂区的深度，从而在形成沟槽之前完成离子掺杂注入，避免了沟槽刻蚀之后进行离子掺杂所造成的沟道离子掺杂稳定较低、容易导致漏极到源极的漏电等问题。

Description

一种功率器件的制备方法及功率器件
技术领域
本申请涉及半导体器件技术领域，尤其涉及一种功率器件的制备方法及功率器件。
背景技术
在相关半导体技术中，功率器件的开关损耗大小由寄生电容大小决定，寄生电容可以分为栅源电容、栅漏电容和源漏电容三部分。其中，栅漏电容对器件的开关损耗影响最大，而栅漏电容可以分为氧化层电容和耗尽层电容两部分，氧化层电容受栅氧厚度影响，耗尽层电容受工艺和器件结构影响。栅漏电容直接影响到器件的输入电容和开关时间，输入电容增大，从而使器件开关时间延长，进而增大开关损耗。
然而，传统功率元件的制程步骤中，通常是在形成沟槽之后执行离子掺杂步骤，存在沟道离子掺杂稳定较低、容易导致漏极到源极的漏电等问题。
发明内容
本申请的目的在于提供一种功率器件的制备方法及功率器件，旨在解决传统功率元件的制程步骤中，存在的沟道离子掺杂稳定较低、容易导致漏极到源极的漏电等问题。
本申请第一方面提供了一种功率器件的制备方法，包括：
在衬底上形成外延层；
对所述外延层依次进行沟道掺杂和源极掺杂；
对掺杂后的器件进行刻蚀形成沟槽；
其中，所述沟道掺杂区位于所述源极掺杂区与所述外延层之间，所述沟槽的深度大于掺杂区的深度。
在一个实施例中，所述对所述外延层依次进行沟道掺杂和源极掺杂，包括：
对所述外延层进行第一半导体元素注入，形成沟道掺杂区；
对所述沟道掺杂区进行第二半导体元素注入，形成源极掺杂区；
其中，所述第二半导体注入的深度小于所述第一半导体注入的深度，所述第一半导体元素为P型元素，所述第二半导体元素为N型元素；或者所述第一半导体元素为N型元素，所述第二半导体元素为P型元素。
在一个实施例中，所述第二半导体注入的深度小于所述第一半导体注入的深度。
在一个实施例中，所述第二半导体元素的注入浓度大于所述第一半导体元素的注入浓度。
在一个实施例中，所述制备方法还包括：
对所述沟槽进行氧化处理，形成闸极氧化层；
在所述沟槽内填充多晶硅，形成闸极。
在一个实施例中，所述对所述沟槽进行氧化处理，包括：
通过对所述沟槽热氧化处理，将所述沟槽内表面的多晶硅氧化，以形成闸极氧化层。
在一个实施例中，所述制备方法还包括：
在所述多晶硅上形成绝缘氧化层。
在一个实施例中，所述制备方法还包括：
通过刻蚀形成源极接触孔；
对所述接触孔进行离子注入。
在一个实施例中，所述制备方法还包括：
在所述绝缘氧化层上形成金属层，所述金属层与所述源极掺杂区连接。
本申请实施例第二方面还提供了一种功率器件，所述功率器件由如上述任一项实施例所述的功率器件的制备方法制备所得。
本申请提供的提供的功率器件的制备方法及功率器件中，首先在衬底上形成外延层，然后对外延层依次进行沟道掺杂和源极掺杂，并对掺杂后的器件进行刻蚀形成沟槽，以在沟槽两侧均形成沟道掺杂区和源极掺杂区；其中，沟道掺杂区位于源极掺杂区与外延层之间，沟槽的深度大于掺杂区的深度，从而在形成沟槽之前完成离子掺杂注入，避免了沟槽刻蚀之后进行离子掺杂所造成的沟道离子掺杂稳定较低、容易导致漏极到源极的漏电等问题。
附图说明
图1是本申请实施例提供的功率器件的制备方法的流程示意图。
图2是本申请实施例提供的在衬底100上形成外延层200的结构示意图；
图3是本申请实施例提供的在外延层200上形成掺杂区的结构示意图；
图4是本申请实施例提供的在外延层200上形成沟槽400的结构示意图；
图5是本申请实施例提供的步骤S20的流程示意图；
图6是本申请实施例提供的功率器件的另一制备方法的流程示意图；
图7是本申请实施例提供的在在沟槽400内壁形成闸极氧化层410的结构示意图；
图8是本申请实施例提供的在沟槽400中填充的多晶硅上形成绝缘氧化层500的结构示意图；
图9是本申请实施例提供的形成接触孔600和金属层700之后的功率器件的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含一系列步骤或单元的过程、方法或系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。此外，术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。
需说明的是，当部件被称为“固定于”或“设置于”另一个部件，它可以直接或者间接位于该另一个部件上。当一个部件被称为“连接于”另一个部件，它可以是直接或者间接连接至该另一个部件上。术语“上”、“下”、“左”、“右”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置为基于附图所示的方位或位置，仅是为了便于描述，不能理解为对本技术方案的限制。此外，术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序，而不能理解为指示或暗示相对重要性或者隐含指明技术特征的数量。“多个”的含义是两个或两个以上，除非另有明确具体的限定。
传统功率元件的制程步骤中，通常是在形成沟槽之后执行离子掺杂步骤，存在沟道离子掺杂稳定较低、容易导致漏极到源极的漏电等问题。
为了解决上述技术问题，本申请实施例中通过将沟槽刻蚀步骤后置，在离子掺杂步骤实施之后执行沟槽刻蚀步骤，从而避免了传统工艺制程中存在的沟道长度、沟道离子掺杂区域的控制稳定性较差、容易造成漏电的问题。
具体的，本申请实施例提供了一种功率器件的制备方法，参见图1所示，本实施例中的制备方法包括步骤S10至步骤S30。
在步骤S10中，在衬底上形成外延层。
参见图2所示，通过在衬底100上形成外延层200，该外延层200可以采用外延生长的方式制备。
在步骤S20中，对所述外延层依次进行沟道掺杂和源极掺杂。
参见图3所示，对所述外延层200依次进行沟道掺杂和源极掺杂形成掺杂区，掺杂区包括沟道掺杂区310和源极掺杂区320，其中，沟道掺杂和源极掺杂所注入的元素和浓度不同。
在步骤S30中，对掺杂后的器件进行刻蚀形成沟槽；其中，所述沟道掺杂区位于所述源极掺杂区与所述外延层之间，所述沟槽的深度大于掺杂区的深度。
参见图4所示，在图3中的器件基础上通过刻蚀工艺形成沟槽400，将沟道掺杂区310和源极掺杂区320均划分为两部分，沟槽400两侧均形成有沟道掺杂区310和源极掺杂区320，且沟槽400的刻蚀深度大于掺杂区的深度。
在本实施例中，首先在衬底100上形成外延层200，然后对外延层200依次进行沟道掺杂和源极掺杂，并对掺杂后的器件进行刻蚀形成沟槽400，以在沟槽400两侧均形成沟道掺杂区310和源极掺杂区320；其中，沟道掺杂区310位于源极掺杂区320与外延层200之间，沟槽400的深度大于掺杂区的深度，从而在形成沟槽400之前完成离子掺杂注入，避免了沟槽400刻蚀之后进行离子掺杂所造成的沟道离子掺杂稳定较低、容易导致漏极到源极的漏电等问题，并改善了沟道离子注入区域以及沟道长度的制程控制。
在一个实施例中，参见图5所示，在步骤S20中，对所述外延层依次进行沟道掺杂和源极掺杂，包括步骤S21和步骤S22。
在步骤S21中，对所述外延层进行第一半导体元素注入，形成沟道掺杂区。
在步骤S22中，对所述沟道掺杂区进行第二半导体元素注入，形成源极掺杂区；其中，所述第二半导体注入的深度小于所述第一半导体注入的深度，所述第一半导体元素为P型元素，所述第二半导体元素为N型元素；或者所述第一半导体元素为N型元素，所述第二半导体元素为P型元素。
在本实施例中，在对外延层200进行离子注入后，需要对其进行退火处理，该退火处理步骤可以在两次离子注入完成之后统一进行退火，也可以在每一次离子注入完成之后进行退火。
两次离子注入的元素不同，且两次离子注入之后沟道掺杂区310和源极掺杂区320形成PN结，即若步骤S21中注入的是N型元素为主的离子，则步骤S22中注入的为P型元素为主的离子。
在一个实施例中，P型元素包括元素周期表中IIIA族元素～0族元素，例如，P型元素包括硼(B)、铝(Al)、镓(Ga)、铟(In)等元素。
在一个实施例中，N型元素包括VA族元素和VIA族元素，例如N型元素包括氮(N)、磷(P)、砷(As)等元素。
在一个实施例中，所述第二半导体注入的深度小于所述第一半导体注入的深度。
在具体应用中，步骤S22中注入的离子的深度可以根据用户需要设置，其注入深度小于步骤S21中注入的离子深度，例如，步骤S22中注入的离子的深度可以为步骤S21中注入的离子深度的三分之一或者二分之一。
在一个实施例中，所述第二半导体元素的注入浓度大于所述第一半导体元素的注入浓度。
在本实施例中，由于步骤S22中注入的离子用于形成源极区，其注入的离子浓度需要远大于步骤S21中注入的离子浓度。
在一个实施例中，参见图6所示，所述制备方法还包括步骤S40和步骤S50。
在步骤S40中，对所述沟槽进行氧化处理，形成闸极氧化层。
参见图7所述，可以通过热氧化或者氧化层沉积等方式在沟槽内壁形成闸极氧化层410。
在一个实施例中，闸极氧化层410的厚度处于0.01微米至10微米之间。
在步骤S50中，在所述沟槽内填充多晶硅，形成闸极。
参见图7所示，通过多晶硅填充，在沟槽400内形成闸极420。
在一个实施例中，在步骤S40中，对所述沟槽进行氧化处理，包括：通过对所述沟槽热氧化处理，将所述沟槽内表面的多晶硅氧化，以形成闸极氧化层。
参见图7所述，在沟槽400中通过热氧化处理，以将沟槽400内表面的多晶硅进行氧化，形成闸极氧化层410。
在具体应用中，由于闸极氧化层410的生长步骤是在源极离子注入步骤之后，故在生长闸极氧化层410时，需控制其生长温度，避免高掺杂浓度的源极离子藉由扩散进入闸极氧化层410，从而影响闸极氧化层410的质量。
在一个实施例中，参见图6所示，所述制备方法还包括步骤S60。在步骤S60中，在所述多晶硅上形成绝缘氧化层。
参见图8所示，在沟槽400中填充的多晶硅上形成绝缘氧化层500，用于隔离源极掺杂区、闸极与金属层的接触。
在一个实施例中，绝缘氧化层500的厚度处于0.01微米至10微米之间。
在一个实施例中，参见图6所示，所述制备方法还包括步骤S70和步骤S80。
在步骤S70中，通过刻蚀形成源极接触孔。
在步骤S80中，对所述接触孔进行离子注入。
参见图9所示，通过对沟道掺杂区刻蚀形成接触孔600，并在对接触孔600离子注入后退火处理。
在一个实施例中，参见图6所示，所述制备方法还包括步骤S90。
在步骤S90中，在所述绝缘氧化层上形成金属层，所述金属层与所述源极掺杂区连接。
参见图9所示，金属层700覆盖于绝缘氧化层500上，并通过接触孔600与掺杂区连接。
在具体应用实施例中，由于掺杂区的离子注入是在沟槽400的刻蚀步骤之前，所以必须调整沟槽400的刻蚀步骤之后的所有退火条件，例如，温度、时间、气体，避免最终形成的沟道通道长度不如预期，从而导致器件耐压不足或是导通阻抗偏大等问题。
本申请实施例还提供了一种功率器件，所述功率器件由如上述任一项实施例所述的功率器件的制备方法制备所得。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种功率器件的制备方法，其特征在于，包括：
在衬底上形成外延层；
对所述外延层依次进行沟道掺杂和源极掺杂；
对掺杂后的器件进行刻蚀形成沟槽；
其中，所述沟道掺杂区位于所述源极掺杂区与所述外延层之间，所述沟槽的深度大于掺杂区的深度。
2.如权利要求1所述的功率器件的制备方法，其特征在于，所述对所述外延层依次进行沟道掺杂和源极掺杂，包括：
对所述外延层进行第一半导体元素注入，形成沟道掺杂区；
对所述沟道掺杂区进行第二半导体元素注入，形成源极掺杂区；
其中，所述第二半导体注入的深度小于所述第一半导体注入的深度，所述第一半导体元素为P型元素，所述第二半导体元素为N型元素；或者所述第一半导体元素为N型元素，所述第二半导体元素为P型元素。
3.如权利要求2所述的功率器件的制备方法，其特征在于，所述第二半导体注入的深度小于所述第一半导体注入的深度。
4.如权利要求2所述的功率器件的制备方法，其特征在于，所述第二半导体元素的注入浓度大于所述第一半导体元素的注入浓度。
5.如权利要求1所述的功率器件的制备方法，其特征在于，所述制备方法还包括：
对所述沟槽进行氧化处理，形成闸极氧化层；
在所述沟槽内填充多晶硅，形成闸极。
6.如权利要求5所述的功率器件的制备方法，其特征在于，所述对所述沟槽进行氧化处理，包括：
通过对所述沟槽热氧化处理，将所述沟槽内表面的多晶硅氧化，以形成闸极氧化层。
7.如权利要求5所述的功率器件的制备方法，其特征在于，所述制备方法还包括：
在所述多晶硅上形成绝缘氧化层。
8.如权利要求7所述的功率器件的制备方法，其特征在于，所述制备方法还包括：
通过刻蚀形成源极接触孔；
对所述接触孔进行离子注入。
9.如权利要求8所述的功率器件的制备方法，其特征在于，所述制备方法还包括：
在所述绝缘氧化层上形成金属层，所述金属层与所述源极掺杂区连接。
10.一种功率器件，其特征在于，所述功率器件由如权利要求1-9任一项所述的功率器件的制备方法制备所得。
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