JP4805299B2 - 電界効果トランジスタの製造方法 - Google Patents

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Description

この発明は、III族窒化物半導体材料、ＧａＡｓまたはＳｉＣによって形成されたキャリア移動層を有する電界効果トランジスタの製造方法に関する。
近年、動作の高速化や高温環境下での安定動作などを目的として、III族窒化物半導体材料を用いた半導体装置が開発されている（たとえば特許文献１参照）。このようなIII族窒化物半導体として、たとえばＧａＮ，ＩｎＧａＮなどがある。
このようなIII族窒化物半導体を用いてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ）を製造する場合、半導体層におけるソース形成領域やドレイン形成領域などに注入した不純物をドーパントとして機能させるために、電気炉やＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いて高温アニールを行なうことによって、不純物を活性化させている（たとえば非特許文献１〜３参照）。
特開２０００−１７４０３４号公報 Y. Irokawa et al., "Implantation temperature dependence of Si activation in AlGaN," Appl. Phys. Lett. 88 (2006) 182106. S. Matsunaga et al., "Silicon implantation in epitaxial GaN layers: Encapsultant annealing and electrical properties," J. Appl. Phys. 95 (2004) 2461. J. A. Fellows, "Electrical activation studies of GaN implanted with Si from low to high dose," Appl. Phys. Lett. 80 (2002) 1930.
ところで、高温アニールなどの熱処理においては、赤外線を発して基板やサンプルステージ等を加熱し、これらの熱伝導を用いて半導体層を昇温することによって半導体層に注入された不純物を活性化させていた。この基板やサンプルステージからの熱伝導を用いて半導体層に注入された不純物を活性する方法では、非常に高い基板温度が要求される。たとえば、半導体層としてＧａＮ膜を使用した場合、ＧａＮ膜に注入された不純物を熱処理によって活性化する場合には、サンプルステージ温度として１１００℃以上が要求され、このサンプルステージ温度を達成するために、電気炉温度として１２００℃以上を設定する必要がある。
しかしながら、この温度はＧａＮ膜の成長温度以上となるため、ＧａＮ膜表面にＧａが析出してしまう場合や、ＧａＮ膜から窒素（Ｎ）原子が抜け出し、その後、Ｇａ原子が抜け出し、さらにＮ原子が抜け出すサイクルによってＧａＮ膜表面にピットと呼ばれる結晶欠陥が生じてしまう場合がある。たとえば、サファイア基板を使用した場合には、電気炉温度を１２００℃以上として１０秒間加熱するとＧａＮ膜表面のＧａ析出およびピット形成が発生する。さらに、シリコン（Ｓｉ）基板を使用した場合には、電気炉温度を１１００℃以上として１０秒間加熱することでＧａＮ膜表面のＧａ析出およびピット形成が発生してしまうとともに、電気炉温度を１２００℃以上として１０秒間加熱した場合には、Ｓｉ基板とＧａＮ膜との熱膨張係数、格子定数、熱伝導率の差が大きいことから、ＧａＮ膜がＳｉ基板から剥離する場合や、ＧａＮ膜が割れる場合があり、ＦＥＴ自体を製造することができないという問題があった。
そして、上記問題のうち、半導体層を構成するＧａ原子の析出およびピット形成は、不純物が注入されていない領域、たとえばゲート絶縁膜直下領域においても発生してしまう。このため、上記従来技術を用いてＭＯＳＦＥＴを製造した場合、チャネル形成領域におけるキャリアの移動度が低下してしまう場合や、耐圧特性が劣化してしまう場合があった。また、ＨＥＭＴ（High Electron Mobility Transistor：ＨＥＭＴ）を製造した場合、２次元電子ガスの密度が減少してしまうという場合があった。
そこで、本発明は、デバイスの性能や信頼性を低下させることなく、注入した不純物を活性化することができる電界効果トランジスタの製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するために、この発明にかかる電界効果トランジスタの製造方法は、III族窒化物半導体材料、ＧａＡｓまたはＳｉＣの少なくとも一つによって形成されたキャリア移動層を有する電界効果トランジスタの製造方法において、前記キャリア移動層の所定領域に不純物を注入する不純物注入工程と、前記キャリア移動層における不純物注入領域上および非不純物注入領域上に絶縁膜を形成する絶縁膜形成工程と、前記キャリア移動層における非不純物注入領域上に、前記絶縁膜を介して、前記キャリア移動層形成材料のバンドギャップエネルギーよりも低いバンドギャップエネルギーを有する保護膜を、キャリア移動層形成材料のバンドギャップエネルギーよりも高いエネルギーを有するレーザ光が透過できない膜厚に形成する保護膜形成工程と、前記絶縁膜および前記保護膜の形成後に、前記レーザ光を照射することによって、前記不純物を活性化させる活性化工程と、を含み、前記絶縁膜は、前記レーザ光を透過できるとともに、前記保護膜よりも熱伝導率の低いもので形成されていることを特徴とする。
また、この発明にかかる電界効果トランジスタの製造方法は、前記保護膜は、誘電体膜であることを特徴とする。
また、この発明にかかる電界効果トランジスタの製造方法は、前記保護膜は、不純物を含むポリシリコン膜であって、ゲート電極として機能し、前記活性化工程は、前記レーザ光を照射することによって前記キャリア移動層形成材料に含まれる不純物とともに前記保護膜に含まれる不純物を活性化することを特徴とする。
また、この発明にかかる電界効果トランジスタの製造方法は、前記絶縁膜は、ゲート絶縁膜として機能することを特徴とする。
また、この発明にかかる電界効果トランジスタの製造方法は、前記絶縁膜は、ＳｉＯ ２ 膜、ＳｉＮ ｘ 膜、Ａｌ ２ Ｏ ３ 膜またはＭｇＯ膜のいずれかであることを特徴とする。
また、この発明にかかる電界効果トランジスタの製造方法は、前記III族窒化物半導体材料におけるIII族元素は、Ｇａ、Ａｌ、Ｂの少なくともいずれかであることを特徴とする。
また、この発明にかかる電界効果トランジスタの製造方法は、前記レーザ光は、０．１５μｍ以上０．３６５μｍ以下の波長を有することを特徴とする。
また、この発明にかかる電界効果トランジスタの製造方法は、前記保護膜は、１．１ｅＶ以下のバンドギャップエネルギーを有することを特徴とする。
また、この発明にかかる電界効果トランジスタの製造方法は、前記レーザ光の光源は、パルス光源であることを特徴とする。
また、この発明にかかる電界効果トランジスタの製造方法は、前記不純物注入工程は、前記キャリア移動層表面から１０ｎｍ以上１５０ｎｍ以下の深さに前記不純物を注入することを特徴とする。
本発明にかかる電界効果トランジスタの製造方法は、基板やサンプルステージ等を加熱し、これらの熱伝導を用いて半導体層を昇温することによって不純物を活性化させるのではなく、キャリア移動層形成材料のバンドギャップエネルギーよりも高いエネルギーを有する波長のレーザ光を照射することによって電界効果トランジスタの構成層に含まれる不純物を活性化させるため、デバイスの性能や信頼性を低下させることなく、注入した不純物を活性化することができる。
以下、図面を参照して、この発明の実施の形態について、図面に基づいて説明する。なお、この実施の形態によりこの発明が限定されるものではない。図面の記載において、同一部分には同一の符号を付している。さらに、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実のものとは異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
本実施の形態にかかる電界効果トランジスタの製造方法においては、赤外線を発して基板やサンプルステージ等を加熱し、これらの熱伝導を用いて半導体層を昇温することによって不純物を活性化させるのではなく、キャリア移動層形成材料のバンドギャップエネルギーよりも高いエネルギーを有する波長のレーザ光を照射することによって電界効果トランジスタの構成層に含まれる不純物を活性化させている。
図１は、本実施の形態にかかる電界効果トランジスタの製造方法を説明する図である。本実施の形態にかかる電界効果トランジスタの製造方法においては、図１（１）に示すように、キャリア移動層をバンドギャップエネルギーが３．４ｅＶであるＧａＮ層１０３で形成し、ＧａＮ層１０３のうちｎ型不純物が注入された不純物注入領域１０４ａ以外の非不純物注入領域上に、ＧａＮ層１０３よりもバンドギャップエネルギーが小さいアモルファスシリコンなどを材料とした誘電体膜１０６ａを形成する。次いで、紫外線レーザ光ＬをＧａＮ層１０３および誘電体膜１０６ａに照射する。
この紫外線レーザ光Ｌは、レーザ光と規定される０．１５μｍ以上であって０．３６５μｍ以下の波長を有する。ここで、ＧａＮのバンドギャップエネルギーは、３．４ｅＶであり、このエネルギー３．４ｅＶに対応する光の波長は０．３６５μｍである。材料膜は、材料膜自体のバンドギャップエネルギー以上のエネルギーに対応する波長の光を照射された場合、この光を吸収することができる。したがって、ＧａＮのバンドギャップエネルギー（３．４ｅＶ）以上のエネルギーを有する波長の紫外線レーザ光Ｌが照射されることによって、ＧａＮ層１０３は、照射された紫外線レーザ光Ｌを吸収することとなる。そして、ＧａＮ層１０３においては、吸収された紫外線レーザ光Ｌが熱エネルギーに変換することによって、紫外線レーザ光Ｌの照射領域のみが昇温される。
また、ＧａＮ層１０３の非不純物注入領域上には、誘電体膜１０６ａが形成されている。この誘電体膜１０６ａは、ＧａＮ層１０３のバンドギャップエネルギー３．４ｅＶよりも小さいバンドギャップエネルギーを有する。たとえば、アモルファスＳｉの場合、バンドギャップエネルギーは１．１ｅＶである。したがって、この誘電体膜１０６ａも照射された紫外線レーザ光Ｌを吸収し、昇温することができる。そして、この誘電体膜１０６ａを紫外線レーザ光Ｌが誘電体膜１０６ａを透過できない程度の膜厚とすることによって、誘電体膜１０６ａ上に照射された紫外線レーザ光Ｌの、この誘電体膜１０６ａ直下のＧａＮ層１０３、すなわちＧａＮ層１０３の非不純物注入領域への入射を抑制することができる。
本実施の形態にかかる電界効果トランジスタの製造方法では、図１（１）に示すように、ＧａＮ層１０３の非不純物注入領域上に所定膜厚の誘電体膜１０６ａを形成することによって、ＧａＮ層１０３のうち不純物注入領域１０４ａのみに紫外線レーザ光Ｌを照射することができる。この結果、ＧａＮ層１０３のうち不純物注入領域１０４ａのみを昇温させて、この不純物注入領域１０４ａに注入された不純物を拡散および活性化させることができる。すなわち、ＧａＮ層１０３における不純物注入領域１０４ａのｎ型不純物を活性化させて、図１（２）に示すように、Ｎ＋ＧａＮ領域１０４とすることができる。
このように、本実施の形態にかかる電界効果トランジスタの製造方法では、キャリア移動層を形成するＧａＮ層１０３のバンドギャップエネルギーよりも高いエネルギーを有する波長の紫外線レーザ光ＬをＧａＮ層１０３の不純物注入領域１０４ａのみに照射することによって、この不純物注入領域１０４ａのみを不純物活性化可能温度まで昇温させ、この不純物注入領域１０４ａに注入された不純物を活性化させている。したがって、本実施の形態にかかる電界効果トランジスタの製造方法は、従来のように赤外線を発して基板やサンプルステージ等を加熱し、これらの熱伝導を用いて半導体層を昇温することによって半導体層に注入された不純物を活性化させるのではない。言い換えると、本実施の形態にかかる電界効果トランジスタの製造方法は、従来のように１１００℃以上の温度環境下に基板やＦＥＴ構成層を置く必要はなく、基板自体が高温加熱されることはない。
このため、本実施の形態にかかる電界効果トランジスタの製造方法においては、基板およびＧａＮ膜表面が高温で加熱されないため、ＧａＮ膜表面へのＧａ析出、ＧａＮ膜からのＮ原子抜けおよびＧａ原子抜けに起因するピット、および、ＧａＮ膜からのＮ抜けに起因する抵抗増加などが発生することもない。この結果、本実施の形態によれば、チャネル形成領域におけるキャリアの移動度低下および耐圧特性劣化を防止することができ、また、ＨＥＭＴを製造した場合における２次元電子ガスの密度減少に関しても抑制することができる。本実施の形態では、基板自体が高温加熱されることはないため、従来のＳｉ基板使用時において発生したＧａＮ膜剥離やＧａｎ膜割れも発生することがないため、安定してＦＥＴを製造することができる。
そして、本実施の形態では、ＧａＮ層１０３における非不純物領域上に形成する誘電体膜１０６ａを、たとえば燐（Ｐ）などの不純物を含む誘電体膜であって、ゲート電極として機能できるポリシリコン（ｐｏｌｙ−Ｓｉ）膜で形成する。このｐｏｌｙ−Ｓｉ膜は、バンドギャップエネルギーが１．１ｅＶである。この場合、ＧａＮ層１０３の不純物注入領域１０４の不純物活性化のためにＧａＮ層１０３表面および誘電体膜１０６ａ表面に照射された紫外線レーザ光Ｌは、誘電体膜１０６ａにも吸収される。この紫外線レーザ光Ｌの吸収によって、ＧａＮ層１０３の不純物注入領域１０４とともに誘電体膜１０６ａ自体も昇温するため、誘電体膜１０６ａに含まれるＰなどの不純物が活性化され、ゲート電極１０６として機能することができる。
このように、本実施の形態にかかる電界効果トランジスタの製造方法では、ＧａＮ層１０３における非不純物領域上に形成する誘電体膜１０６ａを、不純物を含む誘電体膜であって、ゲート電極として機能できるポリシリコン（ｐｏｌｙ−Ｓｉ）膜で形成し、さらに紫外線レーザ光Ｌを照射することによって、ＧａＮ層１０３における不純物注入流領域１０４の不純物とともに、この誘電体膜１０６ａの不純物をも同時に活性化することができる。ここで、従来においては、ＧａＮ層に注入された不純物の活性化アニール処理とは別に、ゲート電極膜の不純物を活性化させる熱処理が必要であった。これに対し、本実施の形態にかかる電界効果トランジスタの製造方法では、一度の紫外線レーザ光Ｌ照射のみで、ＧａＮ層１０３に注入された不純物と誘電体膜１０６ａに含まれる不純物との双方を活性化できるため、従来と比較して製造工程を簡略化することができる。この結果、本実施の形態では、多数の工程を経た場合に問題となる汚染や熱履歴を減らすことができることから、製造する電界効果トランジスタの信頼性を高めることができる。
つぎに、具体的に、図２に示すＦＥＴ１００に、本実施の形態にかかる電界効果トランジスタの製造方法を適用した場合について説明する。図２は、基板と垂直であってチャネル長方向と平行な方向にＧａＮ系のＦＥＴ１００を切断した断面図である。
図２に示すように、ＦＥＴ１００は、基板１０１とＧａＮ層１０３との密着性を確保するために形成されたバッファ層１０２、閾値調整のためにｐ型の不純物がドープされるとともにソース／ドレインとして機能するＮ＋ＧａＮ領域１０４（不純物拡散領域）が形成されるＧａＮ層１０３、少なくともチャネル形成領域１０３ａを覆うゲート絶縁膜１０５、ゲート絶縁膜１０５に形成されたゲート電極１０６、Ｎ＋ＧａＮ領域１０４にそれぞれ形成されＮ＋ＧａＮ領域１０４とオーミック接触を行なうソース電極１０７およびドレイン電極１０８を有する。ＧａＮ層１０３は、キャリア移動層として機能する。そして、ＦＥＴ１００は、ＧａＮ層１０３におけるチャネル形成領域１０３ａ上にゲート絶縁膜１０５とゲート電極１０６とが形成された、いわゆるＭＯＳＦＥＴの構造を有する。なお、基板１０１として、Ｓｉ基板（１１１）、サファイア（Ａｌ２Ｏ３）基板、炭化シリコン（ＳｉＣ）基板またはホウ化ジルコニウム（ＺｒＢ２）基板などを使用することができる。また、ＦＥＴ１００においては、キャリア移動層として、ＧａＮを適用した場合を例に説明するが、ＡｌＧａＮ、ＢＧａＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮなどIII族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも一つを含む窒化物半導体を用いることができる。
つぎに、図３−１〜図３−６を参照して、図２に示すＦＥＴ１００の製造方法について説明する。まず、基板１０１上に、ＭＯＣＶＤ（有機金属気相成長法）を用いて、たとえばアンドープＡｌＧａＮ（窒化アルミニウムガリウム）とＧａＮ（窒化ガリウム）とからなる積層膜（ＡｌＧａＮ／ＧａＮ膜）を５００ｎｍ積層することによってバッファ層１０２を成長させる。なお、ＭＯＣＶＤ法に限らず、たとえばＨＶＰＥ法（ハライド気相エピタキシ法）やＭＢＥ法（分子線エピタキシ法）を用いてバッファ層１０２を成膜してもよい。次いで、ＭＯＣＶＤ法、ＨＶＰＥ法またはＭＢＥ法を用いて、バッファ層１０２上に、ＭｇがドープされたＧａＮ層１０３を、たとえば２μｍの膜厚でエピタキシャル成長させる。この場合、ＧａＮ層１０３中のＭｇ濃度が１．０×１０１７ｃｍ−３となるように制御することで比較的低濃度にｐ型の不純物がドープされたＧａＮ層１０３を形成することができる。そして、ＧａＮ層１０３表面にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、素子分離領域に沿って開口が形成されたフォトレジストを形成し、このフォトレジストをマスクとして用いつつ、ＧａＮ層１０３を異方性エッチングすることで、たとえばＧａＮ層１０３表面からの深さが２００ｎｍ程度のトレンチ（図示せず）を形成する。これにより、ＧａＮ層１０３上層が一つ以上の素子形成領域に区画される（素子分離）。なお、異方性エッチングとして、たとえば反応性イオンエッチング（ＲＩＥ）や誘導結合プラズマＲＩＥ（ＩＣＰ−ＲＩＥ）などを適用することができる。ただし、これに限定されず種々の素子分離技術を適用することができる。また、当該エッチング後、フォトレジストは、たとえばアセトンを用いて除去される。
次に、たとえばＰＥＣＶＤ法（プラズマ化学気相成長法）を用いることで、膜厚がたとえば１０００ｎｍ程度のシリコン酸化膜（ＳｉＯ２膜）を成長する。続いて、ＳｉＯ２膜上にフォトレジストをスピン塗布し、これを露光および現像処理することでＧａＮ層１０３における不純物注入領域１０４ａを形成する領域上方に開口を有するフォトレジストを形成する。このフォトレジストをマスクとして、ＳｉＯ２膜をたとえばフッ酸水溶液によりウェットエッチングすることで、図３−１に示すように、不純物注入領域１０４ａを形成する領域表面を露出させる開口を有するマスク酸化膜Ｍ１を形成する。その後、フォトレジストは、たとえばアセトンを用いて除去される。
つぎに、図３−１に示すように、たとえばＰＥＣＶＤ法を用いることで、基板表面全体に、膜厚がたとえば２０ｎｍ程度のＳｉＯ２膜Ｍ１２を形成する。なお、マスク酸化膜Ｍ１は、後の工程において不純物が注入される領域を制限するために設けられたものであり、ＳｉＯ２膜Ｍ１２は、不純物注入時においてＧａＮ層１０３へのダメージを低減するために設けられたものである。そして、既存のイオン注入装置によって、マスク酸化膜Ｍ１をマスクとして用いつつ、ＳｉイオンをＧａＮ層１０３に注入する。この場合、ＧａＮ層１０３表面から１０ｎｍ以上１５０ｎｍ以下の領域にＳｉイオンが注入されるように、たとえばＳｉイオンを４×１０１４ｃｍ／４５ｋｅＶの条件でイオン注入処理を行なう。Ｓｉイオンのイオン注入深さが１０ｎｍ以下ではコンダクタンスが低下し、１５０ｎｍ以上だと抵抗が上がる。この工程は、特許請求の範囲における不純物注入工程に対応する。この結果、ｎ型の不純物であるＳｉイオンが注入された不純物注入領域１０４ａが形成される。その後、たとえばフッ酸系水溶液を用いてマスク酸化膜Ｍ１およびＳｉＯ２膜Ｍ１２を除去する。
次いで、図３−２に示すように、基板表面全体に、ＰＥＣＶＤ法を用いて、ゲート絶縁膜１０５ａを形成する。このゲート絶縁膜層１０５ａは、ＳｉＯ２膜、ＳｉＮｘ膜、Ａｌ２Ｏ３膜またはＭｇＯ膜のいずれかであって、前述した紫外線レーザ光Ｌを透過できるとともに誘電体膜１０６ａよりも熱伝導率が低いもので形成される。このゲート絶縁膜層１０５ａは、ＳｉＯ２膜を用いた場合、６０ｎｍの膜厚で形成される。
その後、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）またはスパッタリング法を用いることで、基板上面全体に、Ｐがドープされたｐｏｌｙ−Ｓｉ膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いることで、図３−３に示すように、上述した非不純物注入領域に対応するチャネル形成領域１０３ａ上に、ゲート電極として機能する誘電体膜１０６ａを形成する。この工程は、特許請求の範囲における保護膜形成工程に対応する。
そして、紫外線レーザ発振装置を用いて、図３−４に示すように、基板全体に紫外線レーザ光Ｌを照射する活性化工程を行なう。なお、通常のレーザ発振装置におけるレーザ光の光源は、レーザ光をパルス発振するパルス光源である。
ここで、ゲート絶縁膜層１０５ａは、紫外線レーザ光Ｌを透過可能であるため、紫外線レーザ光Ｌは、このゲート絶縁膜層１０５ａを介して、不純物注入領域１０４ａに到達可能である。そして、不純物注入領域１０４ａ以外のチャネル形成領域には誘電体膜１０６ａが形成されているため、不純物注入領域１０４ａ以外の領域に到達した紫外線レーザ光Ｌは、誘電体膜１０６ａによって吸収され、不純物注入領域１０４ａ以外のＧａＮ層１０３内に紫外線レーザ光Ｌが到達することはない。この結果、不純物注入領域１０４ａでは、到達した紫外線レーザ光Ｌの吸収によって、不純物注入領域１０４ａが昇温する。そして、不純物注入領域１０４ａにおけるＳｉイオンが活性化しドーパントとして機能するようになり、図３−５のようにＮ＋ＧａＮ領域１０４が形成される。ここで、紫外線レーザ発振装置の出力制御を行なうことによって、ＧａＮ層１０３の表面近傍にのみ紫外線レーザ光Ｌが入射するようにした結果、ＧａＮ層１０３の表面近傍のみが昇温する。
また、誘電体膜１０６ａを形成するｐｏｌｙ−Ｓｉ膜においても、到達した紫外線バンドギャップエネルギーが１．１ｅＶであるため、到達した紫外線レーザ光Ｌを吸収し、誘電体膜１０６ａ自体が輻射熱によって熱せられ、内部が昇温する。この結果、誘電体膜１０６ａに含まれるＰが活性化され、誘電体膜１０６ａは、図３−６に示すように、Ｎ＋型化してゲート電極１０６として機能することができる。
さらに、誘電体膜１０６ａ下のゲート絶縁膜層１０５ａは、誘電体膜１０６ａよりも熱伝導率が低いもので形成されているため、誘電体膜１０６ａ内部の熱がＧａＮ層１０３側に伝導した場合であっても、このゲート絶縁膜層１０５ａによって熱伝導が遮断され、ＧａＮ層１０３まで熱が伝わることはない。したがって、誘電体膜１０６ａ直下のＧａＮ層１０３表面、すなわちチャネル形成領域１０３ａ表面が高温で加熱されることはないため、チャネル形成領域表面へのＮ原子抜けおよびＧａ原子抜けなども発生せず、キャリアの移動度低下や耐圧特性劣化を誘発することもない。
次いで、フォトリソグラフィ技術およびエッチング技術を用いることで、図３−６に示すように、ゲート絶縁膜層１０５ａに、各Ｎ＋ＧａＮ領域１０４を露出させる開口を形成する。なお、開口領域以外のゲート絶縁膜層は、ゲート電極直下の領域ではゲート絶縁膜１０５として機能する。そして、図３−６に示すように、この開口内に、各Ｎ＋ＧａＮ領域１０４とそれぞれオーミック接触するソース電極１０７およびドレイン電極１０８を形成する。ソース電極１０７およびドレイン電極１０８は、たとえばチタニウム（Ｔｉ）とアルミニウム（Ａｌ）との積層膜（Ｔｉ／Ａｌ膜）によって形成される。もちろん、Ｎ＋ＧａＮ領域１０４とオーミック接触可能であれば、Ｔｉ／Ａｌ膜以外の材料でソース電極１０７およびドレイン電極１０８を形成してもよい。これによって、図２に示す断面構造を有するＦＥＴ１００が製造される。
このように、紫外線レーザ光Ｌを照射することによって、基板全体ではなく不純物注入領域１０４ａおよび誘電体膜１０６ａのみを昇温して、不純物注入領域１０４ａおよび誘電体膜１０６ａのみに含まれる不純物を選択的に活性化させることができるため、従来問題となっていたＧａＮ膜表面へのＧａ析出、ＧａＮ膜からのＮ原子抜けおよびＧａ原子抜けに起因するピット、および、ＧａＮ膜からのＮ抜けに起因する抵抗増加などの発生を防止したＦＥＴ１００を製造することができる。また、一度の紫外線レーザ光Ｌ照射のみでＧａＮ層１０３に注入された不純物と誘電体膜１０６ａに含まれる不純物との双方を活性化できるため、従来と比較して簡易な工程でＦＥＴ１００を製造することができ、ＦＥＴ１００の信頼性を高めることができる。
また、図４に示すＦＥＴ２００に、本実施の形態にかかる電界効果トランジスタの製造方法を適用した場合について説明する。図４は、基板と垂直であってチャネル長方向と平行な方向にＧａＮ系のＦＥＴ２００を切断した断面図である。
図４に示すように、ＦＥＴ２００は、図２に示すＦＥＴ１００と同様の形態において、ＧａＮ層１０３の上層部分におけるドレイン側にＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）領域２０４が追加され、ドレイン側のＮ＋ＧａＮ領域１０４がゲート電極１０６下から離されている。この構成により、ＦＥＴ２００は、図２に示すＦＥＴ１００と比べて高耐圧化を実現する。
ＲＥＳＵＲＦ領域２０４は、たとえばＳｉイオンなどｎ型の不純物がＮ＋ＧａＮ領域１０４よりも低濃度にドーピングされたＮ−拡散領域である。なお、ＲＥＳＵＲＦ領域２０４にドーピングされるｎ型不純物として、他にはＧｅ、Ｓｅ、Ｔｅを適用することができる。
つぎに、図５−１〜図５−４を参照して、図４に示すＦＥＴ２００の製造方法について説明する。まず、ＦＥＴ１００における製造方法と同様に、バッファ層１０２、ＭｇがドープされたＧａＮ層１０３を順次エピタキシャル成長させ、その後、素子分離を行なう。
次に、たとえばＰＥＣＶＤ法を用いて、膜厚がたとえば１０００ｎｍ程度のＳｉＯ２膜を成長した後、フォトリソグラフィ技術およびエッチング技術を用いて、図５−１に示すように、ＧａＮ層１０３のＲＥＳＵＲＦ領域２０４形成領域表面を露出させるマスク酸化膜Ｍ２を形成する。次いで、たとえばＰＥＣＶＤ法を用いることで、基板表面全体に、膜厚がたとえば２０ｎｍ程度のＳｉＯ２膜Ｍ２２を形成する。なお、マスク酸化膜Ｍ２は、後の工程において不純物が注入される領域を制限するために設けられたものであり、ＳｉＯ２膜Ｍ２２は、不純物注入時においてＧａＮ層１０３へのダメージを低減するために設けられたものである。そして、図５−１に示すように、既存のイオン注入装置によって、マスク酸化膜Ｍ２をマスクとして用いつつ、ＳｉイオンをＧａＮ層１０３に注入する。この場合、たとえば、Ｓｉイオンを６×１０１３ｃｍ−２／４５ｋｅＶの条件でイオン注入処理を行なう。この結果、ｎ型の不純物であるＳｉイオンが注入されたＲＥＳＵＲＦ領域２０４に対応する不純物注入領域２０４ａが形成される。その後、たとえばフッ酸系水溶液を用いてマスク酸化膜Ｍ２およびＳｉＯ２膜Ｍ２２を除去する。
次いで、ＦＥＴ１００における製造方法と同様に、図５−２に示すように、不純物注入領域１０４ａを形成する領域表面を露出させる開口を有するマスク酸化膜Ｍ１を形成し、さらに基板表面全体にＳｉＯ２膜Ｍ１２を形成した後、マスク酸化膜Ｍ１をマスクとしてＳｉイオンをたとえば４×１０１４ｃｍ−２／４５ｋｅＶの条件でＧａＮ層１０３に注入することによって、ｎ型の不純物であるＳｉイオンが注入された不純物注入領域１０４ａを形成する。その後、たとえばフッ酸系水溶液を用いてマスク酸化膜Ｍ１およびＳｉＯ２膜Ｍ１２を除去する。
そして、ＦＥＴ１００における製造方法と同様に、基板表面全体に、たとえば厚さ６０ｎｍのＳｉＯ２膜をゲート絶縁膜１０５ａとして形成する。そして、基板上面全体に、Ｐがドープされたｐｏｌｙ−Ｓｉ膜を形成してから、フォトリソグラフィ技術およびエッチング技術を用いることで、図５−３に示すように、上述した非不純物注入領域に対応するチャネル形成領域１０３ａ上に、ゲート電極として機能する誘電体膜１０６ａを形成する。
つぎに、紫外線レーザ発振装置を用いて、図５−４に示すように、基板全体に紫外線レーザ光Ｌを照射する活性化工程を行なう。この結果、誘電体膜１０６ａが上方に形成されていない不純物注入領域１０４ａおよび不純物注入領域２０４ａでは、到達した紫外線レーザ光Ｌの吸収による昇温によってＳｉイオンが活性化され、図５−４のように、それぞれＮ＋ＧａＮ領域１０４およびＳＥＳＵＲＦ領域２０４が形成される。また、誘電体膜１０６ａでも、到達した紫外線レーザ光Ｌの吸収によって内部が昇温し、誘電体膜１０６ａに含まれるＰが活性化され、図５−４のようにゲート電極１０６として機能するようになる。この場合、ＦＥＴ１００における製造方法と同様に、熱伝導率が誘電体膜１０６ａよりも低いゲート絶縁膜層１０５ａによって、誘電体膜１０６ａ内部の熱の伝導が遮断されるため、誘電体膜１０６ａ直下のチャネル形成領域１０３ａ表面が高温で加熱されることはない。
次いで、ＦＥＴ１００における製造方法と同様に、各Ｎ＋ＧａＮ領域１０４を露出させる開口を形成後、ソース電極１０７およびドレイン電極１０８を形成することによって、図４に示す断面構造を有するＦＥＴ２００が製造される。
このように、紫外線レーザ光Ｌを照射することによって、基板全体ではなく不純物注入領域１０４ａ，２０４ａおよび誘電体膜１０６ａのみを昇温して、不純物注入領域１０４ａ，２０４ａおよび誘電体膜１０６ａのみに含まれる不純物を選択的に活性化させることができるため、従来問題となっていたＧａＮ膜表面へのＧａ析出、ＧａＮ膜からのＮ原子抜けおよびＧａ原子抜けに起因するピット、および、ＧａＮ膜からのＮ抜けに起因する抵抗増加などの発生を防止した高耐圧型のＦＥＴ２００を製造することができる。また、一度の紫外線レーザ光Ｌ照射のみでＧａＮ層１０３に注入された不純物と誘電体膜１０６ａに含まれる不純物との双方を活性化できるため、従来と比較して簡易な工程でＦＥＴ２００を製造することができ、ＦＥＴ２００の信頼性を高めることができる。
また、図６に示すＦＥＴ３００に、本実施の形態にかかる電界効果トランジスタの製造方法を適用した場合について説明する。図６は、基板と垂直であってチャネル長方向と平行な方向にＧａＮ系のＦＥＴ３００を切断した断面図である。
図６に示すように、ＦＥＴ３００は、図２に示すＦＥＴ１００と同様の形態において、ドレイン側にＧａＮ層１０３表面を覆うＮ−ＧａＮ層３０３が追加されるとともに、ＦＥＴ１００におけるＮ＋ＧａＮ領域１０４がＮ−ＧａＮ層３０３の上層部分に形成され、ゲート絶縁膜１０５およびゲート電極１０６がＧａＮ層１０３からＮ−ＧａＮ層３０３の側面を通ってこれの上面まで延在するゲート絶縁膜３０５およびゲート電極３０６に置き換えられている。
Ｎ−ＧａＮ層３０３は、その成膜課程における残留ドナーによって若干ｎ型の導電性を示す膜であり、ＦＥＴ２００において説明したＲＥＳＵＲＦ領域２０４と同様の機能を有するものである。このＮ−ＧａＮ層３０３の膜厚は、たとえば１３０ｎｍとすることができる。ゲート絶縁膜３０５およびゲート電極３０６は、ソース側においてはＧａＮ層１０３の直上に形成され、ドレイン側においてはＮ−ＧａＮ層３０３の側面を通ってこれの上面まで延在する構成となっている。また、ＦＥＴ３００においては、Ｎ−ＧａＮ層を適用した場合を例に説明するが、ＡｌＧａＮ、ＢＧａＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮなどIII族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも一つを含む窒化物半導体を用いることができる。
つぎに、図７−１〜図７−３を参照して、図６に示すＦＥＴ３００の製造方法について説明する。まず、ＦＥＴ１００における製造方法と同様に、バッファ層１０２、ＭｇがドープされたＧａＮ層１０３を順次エピタキシャル成長させる。次いで、ＭＯＣＶＤ法、ＨＶＰＥ法またはＭＢＥ法を用いることで、ＧａＮ層１０３上に、膜厚がたとえば１３０ｎｍ程度のＧａＮ膜を形成する。なお、この工程においてドーパントは使用しないが、成膜課程における残留ドナーによって、成長されたＧａＮ膜は若干ｎ型の導電性を示す。その後、そして、ＧａＮ膜表面にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、素子分離領域に沿って開口が形成されたフォトレジストを形成し、このフォトレジストをマスクとして用いつつ、ＧａＮ膜およびＧａＮ層１０３を異方性エッチングすることで、たとえばＧａＮ膜表面からの深さが２００ｎｍ程度のトレンチ（図示せず）を形成する。
そして、たとえばＰＥＣＶＤ法を用いて、膜厚がたとえば３００ｎｍ程度のＳｉＯ２膜を成長した後、フォトリソグラフィ技術およびエッチング技術を用いて、ソース部分に開口を有するマスク酸化膜に整形し（図示せず）、このマスク酸化膜をマスクとしてＧａＮ膜表面からの深さが１４０ｎｍ程度となるように、ＧａＮ膜およびＧａＮ層１０３をエッチングする。これによって、図７−１に示すように、ソース側のＧａＮ膜が除去されてＧａＮ層１０３が露出するとともに、ドレイン側のＧａＮ層１０３上にＮ−ＧａＮ層３０３が存在する層構造を形成することができる。なお、図示しないマスク酸化膜は、たとえばフッ酸系水溶液を用いて除去される。
その後、たとえばＰＥＣＶＤ法を用いて、膜厚がたとえば１０００ｎｍ程度のＳｉＯ２膜を成長した後、フォトリソグラフィ技術およびエッチング技術を用いて、図７−１に示すように、ＧａＮ層１０３におけるソース側の不純物注入領域１０４ａを形成する領域表面およびＮ−ＧａＮ層３０３における不純物注入領域１０４ａを形成する領域表面をそれぞれ露出させる開口を有するマスク酸化膜Ｍ１を形成する。さらに基板表面全体にＳｉＯ２膜Ｍ１２を形成した後、マスク酸化膜Ｍ１をマスクとしてＳｉイオンをたとえば１．５×１０１４ｃｍ−２／４５ｋｅＶの条件でＧａＮ層１０３およびＮ−ＧａＮ層３０３に注入することによって、ｎ型の不純物であるＳｉイオンが注入された不純物注入領域１０４ａを形成する。その後、たとえばフッ酸系水溶液を用いてマスク酸化膜Ｍ１およびＳｉＯ２膜Ｍ１２を除去する。
そして、ＦＥＴ１００における製造方法と同様に、基板表面全体に、たとえば厚さ６０ｎｍのＳｉＯ２膜をゲート絶縁膜３０５ａとして形成する。続いて、基板上面全体に、Ｐがドープされたｐｏｌｙ−Ｓｉ膜を形成してから、フォトリソグラフィ技術およびエッチング技術を用いることで、図７−２に示すように、ゲート電極として機能する誘電体膜３０６ａを形成する。
次いで、紫外線レーザ発振装置を用いて、図７−２に示すように、基板全体に紫外線レーザ光Ｌを照射する活性化工程を行なう。この結果、誘電体膜３０６ａが上方に形成されていない不純物注入領域１０４ａでは、到達した紫外線レーザ光Ｌの吸収による昇温によってＳｉイオンが活性化され、図７−３のように、Ｎ＋ＧａＮ領域１０４が形成される。また、誘電体膜３０６ａでも、到達した紫外線レーザ光Ｌの吸収によって内部が昇温し、誘電体膜３０６ａに含まれるＰが活性化され、図７−３のようにゲート電極３０６として機能するようになる。この場合、ＦＥＴ１００における製造方法と同様に、熱伝導率が誘電体膜３０６ａよりも低いゲート絶縁膜層３０５ａによって、誘電体膜３０６ａ内部の熱の伝導が遮断されるため、誘電体膜３０６ａ直下のＧａＮ層１０３表面およびＮ−ＧａＮ層表面が高温で加熱されることはない。
次いで、ＦＥＴ１００における製造方法と同様に、各Ｎ＋ＧａＮ領域１０４を露出させる開口を形成後、ソース電極１０７およびドレイン電極１０８を形成することによって、図６に示す断面構造を有するＦＥＴ３００が製造される。
このように、紫外線レーザ光Ｌを照射することによって、基板全体ではなく不純物注入領域１０４ａおよび誘電体膜３０６ａのみを昇温して、不純物注入領域１０４ａおよび誘電体膜３０６ａのみに含まれる不純物を選択的に活性化させることができるため、従来問題となっていたＧａＮ膜、Ｎ−ＧａＮ膜表面へのＧａ析出、ＧａＮ膜からのＮ原子抜けおよびＧａ原子抜けに起因するピット、および、ＧａＮ膜からのＮ抜けに起因する抵抗増加などの発生を防止したＦＥＴ３００を製造することができる。また、一度の紫外線レーザ光Ｌ照射のみでＧａＮ層１０３およびＮ−ＧａＮ層３０３に注入された不純物と誘電体膜３０６ａに含まれる不純物との双方を活性化できるため、従来と比較して簡易な工程でＦＥＴ３００を製造することができ、ＦＥＴ３００の信頼性を高めることができる。
また、図８に示すＦＥＴ４００に、本実施の形態にかかる電界効果トランジスタの製造方法を適用した場合について説明する。図８は、基板と垂直であってチャネル長方向と平行な方向にＧａＮ系のＦＥＴ４００を切断した断面図である。
図８に示すように、ＦＥＴ４００は、図６に示すＦＥＴ２００と同様の形態において、Ｎ−ＧａＮ層３０３がＮ−ＧａＮ層４０３とＮ−ＡｌＧａＮ層４０５とよりなる多層膜に置き換えられている。
Ｎ−ＧａＮ層４０３は、キャリア走行層として機能する膜であり、ノンドープのIII族窒化物半導体によって構成される。ただし、Ｎ−ＧａＮ層４０３は、その成長過程における残留ドナーによって若干のｎ型の導電性を示す。また、その膜厚は、たとえば１００ｎｍ程度とすることができる。なお、ＦＥＴ４００においては、Ｎ−ＧａＮ層を適用した場合を例に説明するが、ＡｌＧａＮ、ＢＧａＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮなどIII族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも一つを含む窒化物半導体を用いることができる。
Ｎ−ＡｌＧａＮ層４０５は、キャリア供給層として機能する膜であり、キャリア走行層として機能するＮ−ＧａＮ層４０３とのヘテロ接合界面直下に２次元電子ガスを生成する。このＮ−ＡｌＧａＮ層４０５は、ｎ型の不純物がドープされたIII族窒化物半導体より形成され、その膜厚は、たとえば３０ｎｍ程度である。ＦＥＴ４００では、III族窒化物半導体としてＡｌＧａＮを用い、ｎ型の不純物としてたとえばＳｉイオンを用いる。そして、その組成をたとえばＡｌ０．２Ｇａ０．８Ｎとし、不純物濃度を１×１０１７ｃｍ−３程度とする。なお、ＦＥＴ４００においては、Ｎ−ＧａＮ層を適用した場合を例に説明するが、ＡｌＧａＮ、ＢＧａＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮなどIII族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも一つを含む窒化物半導体を用いることができる。なお、ｎ型不純物として、他にはＧｅ、Ｓｅ、Ｔｅを適用することができる。
つぎに、図９−１〜図９−３を参照して、図８に示すＦＥＴ４００の製造方法について説明する。まず、ＦＥＴ１００における製造方法と同様に、バッファ層１０２、ＭｇがドープされたＧａＮ層１０３を順次エピタキシャル成長させる。次いで、ＭＯＣＶＤ法、ＨＶＰＥ法またはＭＢＥ法を用いて、ＧａＮ層１０３上に、膜厚がたとえば１００ｎｍ程度のＧａＮ膜を形成する。さらに、ＭＯＣＶＤ法、ＨＶＰＥ法またはＭＢＥ法を用いて、このＧａＮ膜上にＳｉがドープされたＡｌＧａＮ膜を膜厚が３０ｎｍ程度となるように形成する。なお、この膜の組成は、Ａｌ０．２Ｇａ０．８Ｎとすることができ、また、不純物であるＳｉの濃度が１×１０１７ｃｍ−３程度となるように制御することで比較的低濃度にｎ型の不純物がドープされたＡｌＧａＮ層が形成される。
次いで、ＦＥＴ３００における製造方法と同様に、素子分離工程を行なった後、ソース部分に開口を有するマスク酸化膜に整形し（図示せず）、このマスク酸化膜をマスクとしてＡｌＧａＮ膜表面からの深さが１４０ｎｍ程度となるように、ＡｌＧａＮ膜、ＧａＮ膜およびＧａＮ層１０３をエッチングしてキャリア走行層およびキャリア供給層を形成する。これによって、図９−１に示すように、ソース側のＡｌＧａＮ膜およびＧａＮ膜が除去されてＧａＮ層１０３が露出するとともに、ドレイン側のＧａＮ層１０３上にＮ−ＧａＮ層４０３およびＮ−ＡｌＧａＮ層４０５が存在する層構造を形成することができる。なお、図示しないマスク酸化膜は、たとえばフッ酸系水溶液を用いて除去される。
その後、たとえばＰＥＣＶＤ法を用いて、膜厚がたとえば１０００ｎｍ程度のＳｉＯ２膜を成長した後、フォトリソグラフィ技術およびエッチング技術を用いて、図９−１に示すように、ＧａＮ層１０３におけるソース側の不純物注入領域１０４ａを形成する領域表面およびＮ−ＡｌＧａＮ層４０５における不純物注入領域１０４ａを形成する領域表面をそれぞれ露出させる開口を有するマスク酸化膜Ｍ１を形成する。さらに基板表面全体にＳｉＯ２膜Ｍ１２を形成した後、マスク酸化膜Ｍ１をマスクとしてＳｉイオンをたとえば１．５×１０１４ｃｍ／４５ｋｅＶの条件でＧａＮ層１０３およびＮ−ＡｌＧａＮ層４０５に注入することによって、ｎ型の不純物であるＳｉイオンが注入された不純物注入領域１０４ａを形成する。その後、たとえばフッ酸系水溶液を用いてマスク酸化膜Ｍ１およびＳｉＯ２膜Ｍ１２を除去する。
そして、ＦＥＴ１００における製造方法と同様に、図９−２に示すように、基板表面全体に、たとえば厚さ６０ｎｍのＳｉＯ２膜をゲート絶縁膜３０５ａとして形成した後、基板上面全体にゲート電極として機能する誘電体膜３０６ａを形成する。次いで、紫外線レーザ発振装置を用いて、図９−２に示すように、基板全体に紫外線レーザ光Ｌを照射する活性化工程を行なう。この結果、誘電体膜３０６ａが上方に形成されていない不純物注入領域１０４ａでは、到達した紫外線レーザ光Ｌの吸収による昇温によってＳｉイオンが活性化され、図９−３のように、Ｎ＋ＧａＮ領域１０４が形成される。また、誘電体膜３０６ａでも、到達した紫外線レーザ光Ｌの吸収によって内部が昇温し、誘電体膜３０６ａに含まれるＰが活性化され、図９−３のようにゲート電極３０６として機能するようになる。この場合、ＦＥＴ１００における製造方法と同様に、熱伝導率が誘電体膜３０６ａよりも低いゲート絶縁膜層３０５ａによって、誘電体膜３０６ａ内部の熱の伝導が遮断されるため、誘電体膜３０６ａ直下のＧａＮ層１０３表面およびＮ−ＧａＮ層表面が高温で加熱されることはない。
次いで、ＦＥＴ１００における製造方法と同様に、各Ｎ＋ＧａＮ領域１０４を露出させる開口を形成後、ソース電極１０７およびドレイン電極１０８を形成することによって、図８に示す断面構造を有するＦＥＴ４００が製造される。
このように、一度の紫外線レーザ光Ｌの照射によって、従来問題となっていたＧａＮ膜、Ｎ−ＧａＮ膜表面へのＧａ析出、ＧａＮ膜からのＮ原子抜けおよびＧａ原子抜けに起因するピット、および、ＧａＮ膜からのＮ抜けに起因する抵抗増加などの発生を防止したＦＥＴ４００を簡易な工程で製造することができる。
また、本実施の形態にかかる電界効果トランジスタの製造方法として、キャリア移動層をＧａＮなどのIII族窒化物半導体材料を用いて形成したＦＥＴを製造する場合を例に説明したが、もちろんこれに限らず、ＧａＡｓを用いて形成したＦＥＴを製造する場合にも適用可能である。
具体的に、図１０−１〜図１０−３を参照して、ＧａＡｓを用いたＦＥＴの製造方法について説明する。まず、所定の基板（図示しない）上に、図１０−１に示すＧａＡｓ層５０３を形成し、図１０−１に示す不純物注入領域５０４ａを形成する領域表面を露出させる開口を有するマスク膜と基板表面全体を覆うマスク膜とを形成して、ｎ型不純物を不純物注入領域５０４ａのみに注入する。具体的には、ｎ型不純物としてＳｉを用いて、加速電圧４５ＫｅＶで、ドーズ量４×１０１４ｃｍ−２での注入を行なう。２種のマスク膜を除去した後、基板表面全体にゲート絶縁膜５０５ａを形成し、基板上面全体に、Ｐがドープされたｐｏｌｙ−Ｓｉ膜を形成してから、フォトリソグラフィ技術およびエッチング技術を用いることで、ゲート電極として機能する図１０−１に示す誘電体膜５０６ａを形成する。
その後、レーザ発振装置を用いて、図１０−２に示すように、基板全体にレーザ光Ｌ５を照射する活性化工程を行なう。ここで、ＧａＡｓのバンドギャップエネルギーは、１．４ｅＶである。このため、ＧａＡｓ層５０３に注入されたｎ型不純物を活性化させるためには、ＧａＡｓが吸収できるレーザ光を照射して、ＧａＡｓを昇温させる必要がある。ＧａＡｓは、ＧａＡｓのバンドギャップエネルギー以上のエネルギーを有する波長のレーザ光を吸収することができることから、レーザ光Ｌ５は、ＧａＡｓのバンドギャップエネルギー１．４ｅＶに対応する０．８μｍ以下の波長である必要がある。なお、このレーザ光Ｌ５は、レーザ光と規定される０．１５μｍ以上０．８５μｍ以下の波長であればよい。
このようなレーザ光Ｌ５が照射されることによって、誘電体膜５０６ａが上方に形成されていない不純物注入領域５０４ａでは、到達したレーザ光Ｌ５のＧａＡｓによる吸収によって昇温し、その結果、ｎ型不純物が活性化され、図１０−２のように、Ｎ＋ＧａＡｓ領域５０４が形成される。また、誘電体膜５０６ａでも、到達したレーザ光Ｌ５の吸収によって内部が昇温し、誘電体膜５０６ａに含まれる不純物が活性化され、図１０−２のようにゲート電極５０６として機能するようになる。この場合も、熱伝導率が誘電体膜５０６ａよりも低いゲート絶縁膜層５０５ａによって、誘電体膜５０６ａ内部の熱の伝導が遮断されるため、誘電体膜５０６ａ直下のＧａＡｓ層５０３表面が高温で加熱されることはない。次いで、各Ｎ＋ＧａＡｓ領域５０４を露出させる開口を形成後、図１０−３に示すソース電極５０７およびドレイン電極５０８を形成することによって、ＧａＡｓによってキャリア移動層が形成されたＦＥＴ５００が製造される。なお、開口領域以外のゲート絶縁膜層は、ゲート電極直下の領域ではゲート絶縁膜５０５として機能する。
このように、ＧａＡｓを用いた場合にも、一度のレーザ光Ｌ５の照射によってＧａＡｓに注入されたｎ型不純物および誘電体膜５０６ａに含まれた不純物の双方を活性化できるため、従来において問題となっていた基板全体への高温加熱によるＧａ析出やピット形成を防止したＦＥＴ５００を簡易な工程で製造することができる。
また、本実施の形態にかかる電界効果トランジスタの製造方法は、ＳｉＣを用いて形成したＦＥＴを製造する場合にも適用可能である。ＳｉＣをキャリア移動層形成のために用いたＦＥＴにおいても、所定の基板（図示しない）上に、図１１−１にＳｉＣ層６０３を形成し、図１１−１に示す不純物注入領域６０４ａを形成する領域表面を露出させる開口を有するマスク膜と基板表面全体を覆うマスク膜とを形成して、Ｎなどのｎ型不純物を不純物注入領域６０４ａのみに注入する．Ｎの注入は、加速電圧４５ＫｅＶでドーズ量４×１０１４ｃｍ−２にて行い、その後８００℃で活性化アニールをした。２種のマスク膜を除去した後、基板表面全体にゲート絶縁膜６０５ａとしてＳｉＯ２膜（１００ｎｍ）を形成し、基板上面全体に、Ｐがドープされたｐｏｌｙ−Ｓｉ膜を形成してから、フォトリソグラフィ技術およびエッチング技術を用いることで、ゲート電極として機能する図１１−１に示す誘電体膜６０６ａを形成する。
その後、レーザ発振装置を用いて、図１１−２に示すように、基板全体にレーザ光Ｌ６を照射する活性化工程を行なう。ここで、ＳｉＣのバンドギャップエネルギーは、２．３ｅＶである。このため、ＳｉＣ層６０３に注入されたｎ型不純物を活性化させるためには、ＳｉＣが吸収できるレーザ光を照射して、ＳｉＣを昇温させる必要がある。ＳｉＣは、ＳｉＣのバンドギャップエネルギー以上のエネルギーを有する波長のレーザ光を吸収することができることから、レーザ光Ｌ６は、ＳｉＣのバンドギャップエネルギー２３ｅＶに対応する０．５μｍ以下の波長である必要がある。なお、このレーザ光Ｌ６は、レーザ光と規定される０．１５μｍ以上の波長であればよい。
このようなレーザ光Ｌ６が照射されることによって、誘電体膜６０６ａが上方に形成されていない不純物注入領域６０４ａでは、到達したレーザ光Ｌ６のＳｉＣによる吸収によって昇温し、その結果、ｎ型不純物が活性化され、図１１−２のように、Ｎ＋ＳｉＣ領域６０４が形成される。また、誘電体膜６０６ａでも、到達したレーザ光Ｌ６の吸収によって内部が昇温し、誘電体膜６０６ａに含まれる不純物が活性化され、図１１−２のようにゲート電極６０６として機能するようになる。この場合も、熱伝導率が誘電体膜６０６ａよりも低いゲート絶縁膜層６０５ａによって、誘電体膜６０６ａ内部の熱の伝導が遮断されるため、誘電体膜６０６ａ直下のＳｉＣ層６０３表面が高温で加熱されることはない。次いで、各Ｎ＋ＳｉＣ領域６０４を露出させる開口を形成後、図１１−３に示すソース電極６０７およびドレイン電極６０８を形成することによって、ＳｉＣによってキャリア移動層が形成されたＦＥＴ６００が製造される。なお、開口領域以外のゲート絶縁膜層は、ゲート電極直下の領域ではゲート絶縁膜６０５として機能する。
このように、ＳｉＣを用いた場合にも、一度のレーザ光Ｌ６の照射によってＳｉＣに注入されたｎ型不純物および誘電体膜６０６ａに含まれた不純物の双方を活性化できるため、従来において問題となっていた基板全体への高温加熱によるＣの析出やピット形成を防止したＦＥＴ６００を簡易な工程で製造することができる。
なお、本実施の形態においては、誘電体膜としてバンドギャップエネルギーが１．１ｅＶであるアモルファスシリコンを用いた場合を例に説明したが、レーザ光を確実に吸収してキャリア移動層形成のために用いられるIII族窒化物半導体材料、ＧａＡｓ、ＳｉＣへのレーザ光到達を完全に防ぐことができるように、III族窒化物半導体材料、ＧａＡｓ、ＳｉＣよりもバンドギャップエネルギーが格段に小さい誘電体材料であればよいため、アモルファスシリコンに限らず、１．１ｅＶ以下のバンドギャップエネルギーを有する誘電体材料を用いてもよい。
また、本実施の形態において使用するレーザ光は、パルス光源から発せられるものであり継続して発せられるものではないため、このレーザ光を吸収した材料内には伝導または対流できるほどの熱が発生しない。すなわち、本実施の形態においては、レーザ光が到達した部分にのみ選択的に加熱されることとなる。したがって、本実施の形態においては、レーザ発振装置の出力制御を行なうことによって、材料層表面近傍にのみレーザ光が入射するようにした場合には、レーザ光が入射した材料層の表面近傍のみを昇温させることが可能である。従来では、基板全体を高温加熱した場合には基板の熱伝導を用いて半導体層全体を昇温させて半導体層に注入された不純物を活性化させていたため、この基板全体の昇温によって不純物が注入領域よりも広い領域に拡散してしまうことから、ＦＥＴの高性能化の妨げになっていた。これに対し、本実施の形態によれば、パルス光源によるレーザ光の入射領域のみを昇温させることが可能であるため、たとえば１０ｎｍ以上１５０ｎｍ以下の浅い領域に注入されたｎ型不純物を活性化させる場合であっても、この不純物注入領域外への不純物の拡散を防止することができ、所望の性能のＦＥＴを実現することができる。
実施の形態にかかる電界効果トランジスタの製造方法を説明する図である。 ＦＥＴの構成の一例を示す断面図である。 図２に示すＦＥＴの製造方法を説明する図である。 図２に示すＦＥＴの製造方法を説明する図である。 図２に示すＦＥＴの製造方法を説明する図である。 図２に示すＦＥＴの製造方法を説明する図である。 図２に示すＦＥＴの製造方法を説明する図である。 図２に示すＦＥＴの製造方法を説明する図である。 ＦＥＴの構成の一例を示す断面図である。 図４に示すＦＥＴの製造方法を説明する図である。 図４に示すＦＥＴの製造方法を説明する図である。 図４に示すＦＥＴの製造方法を説明する図である。 図４に示すＦＥＴの製造方法を説明する図である。 ＦＥＴの構成の一例を示す断面図である。 図６に示すＦＥＴの製造方法を説明する図である。 図６に示すＦＥＴの製造方法を説明する図である。 図６に示すＦＥＴの製造方法を説明する図である。 ＦＥＴの構成の一例を示す断面図である。 図８に示すＦＥＴの製造方法を説明する図である。 図８に示すＦＥＴの製造方法を説明する図である。 図８に示すＦＥＴの製造方法を説明する図である。 ＧａＡｓを用いたＦＥＴの製造方法を説明する図である。 ＧａＡｓを用いたＦＥＴの製造方法を説明する図である。 ＧａＡｓを用いたＦＥＴの製造方法を説明する図である。 ＳｉＣを用いたＦＥＴの製造方法を説明する図である。 ＳｉＣを用いたＦＥＴの製造方法を説明する図である。 ＳｉＣを用いたＦＥＴの製造方法を説明する図である。
符号の説明
１００，２００，３００，４００，５００，６００ ＦＥＴ
１０１ 基板
１０３ ＧａＮ層
１０３ａ チャネル形成領域
１０４ Ｎ＋ＧａＮ領域
１０５，３０５，５０５，６０５ ゲート絶縁膜
１０６，３０６，５０６，６０６ ゲート電極
１０７ ソース電極
１０８ ドレイン電極
２０４ ＲＥＳＵＲＦ領域
３０３，４０３ Ｎ−ＧａＮ層
４０５ Ｎ−ＡｌＧａＮ層

Claims (10)

  1. III族窒化物半導体材料、ＧａＡｓまたはＳｉＣの少なくとも一つによって形成されたキャリア移動層を有する電界効果トランジスタの製造方法において、
    前記キャリア移動層の所定領域に不純物を注入する不純物注入工程と、
    前記キャリア移動層における不純物注入領域上および非不純物注入領域上に絶縁膜を形成する絶縁膜形成工程と、
    前記キャリア移動層における非不純物注入領域上に、前記絶縁膜を介して、前記キャリア移動層形成材料のバンドギャップエネルギーよりも低いバンドギャップエネルギーを有する保護膜を、キャリア移動層形成材料のバンドギャップエネルギーよりも高いエネルギーを有するレーザ光が透過できない膜厚に形成する保護膜形成工程と、
    前記絶縁膜および前記保護膜の形成後に、前記レーザ光を照射することによって、前記不純物を活性化させる活性化工程と、
    を含み、
    前記絶縁膜は、前記レーザ光を透過できるとともに、前記保護膜よりも熱伝導率の低いもので形成されている
    ことを特徴とする電界効果トランジスタの製造方法。
  2. 前記保護膜は、誘電体膜であることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
  3. 前記保護膜は、不純物を含むポリシリコン膜であって、ゲート電極として機能し、
    前記活性化工程は、前記レーザ光を照射することによって前記キャリア移動層形成材料に含まれる不純物とともに前記保護膜に含まれる不純物を活性化することを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
  4. 前記絶縁膜は、ゲート絶縁膜として機能することを特徴とする請求項１〜３のいずれか一つに記載の電界効果トランジスタの製造方法。
  5. 前記絶縁膜は、ＳｉＯ２膜、ＳｉＮｘ膜、Ａｌ２Ｏ３膜またはＭｇＯ膜のいずれかであることを特徴とする請求項１〜４のいずれか一つに記載の電界効果トランジスタの製造方法。
  6. 前記III族窒化物半導体材料におけるIII族元素は、Ｇａ、Ａｌ、Ｂの少なくともいずれかであることを特徴とする請求項１〜５のいずれか一つに記載の電界効果トランジスタの
    製造方法。
  7. 前記レーザ光は、０．１５μｍ以上０．３６５μｍ以下の波長を有することを特徴とする請求項１〜６のいずれか一つに記載の電界効果トランジスタの製造方法。
  8. 前記保護膜は、１．１ｅＶ以下のバンドギャップエネルギーを有することを特徴とする請求項１〜７のいずれか一つに記載の電界効果トランジスタの製造方法。
  9. 前記レーザ光の光源は、パルス光源であることを特徴とする請求項１〜８のいずれか一つに記載の電界効果トランジスタの製造方法。
  10. 前記不純物注入工程は、前記キャリア移動層表面から１０ｎｍ以上１５０ｎｍ以下の深さに前記不純物を注入することを特徴とする請求項１〜９のいずれか一つに記載の電界効果トランジスタの製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5555985B2 (ja) * 2008-06-23 2014-07-23 サンケン電気株式会社 半導体装置
JP5496635B2 (ja) * 2008-12-19 2014-05-21 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP2011061094A (ja) * 2009-09-11 2011-03-24 Furukawa Electric Co Ltd:The 電界効果トランジスタの製造方法
JP2013084951A (ja) * 2011-09-30 2013-05-09 Asahi Kasei Electronics Co Ltd 半導体装置および半導体装置の製造方法
JP5654512B2 (ja) * 2012-03-26 2015-01-14 株式会社東芝 窒化物半導体装置
US10164038B2 (en) 2013-01-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of implanting dopants into a group III-nitride structure and device formed
JP6728960B2 (ja) * 2016-05-18 2020-07-22 富士電機株式会社 処理装置および半導体装置の製造方法
JP7157596B2 (ja) 2018-08-30 2022-10-20 株式会社Ｓｃｒｅｅｎホールディングス ゲート絶縁膜の形成方法および熱処理方法
JP2023513262A (ja) 2020-02-11 2023-03-30 クロミス，インコーポレイテッド スパッタリングされたマグネシウム源を使用して窒化ガリウム材料中のマグネシウムを拡散させるための方法およびシステム

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6079769A (ja) * 1983-10-07 1985-05-07 Hitachi Ltd 半導体装置の製造方法
JPH05299434A (ja) * 1992-04-24 1993-11-12 Sony Corp 半導体装置の製造方法
JP3615068B2 (ja) 1998-12-09 2005-01-26 古河電気工業株式会社 ヘテロ接合型窒化物半導体装置
JP4581270B2 (ja) * 2001-03-05 2010-11-17 住友電気工業株式会社 ＳｉＣ半導体のイオン注入層及びその製造方法
JP3820424B2 (ja) * 2001-03-27 2006-09-13 独立行政法人産業技術総合研究所 不純物イオン注入層の活性化法
JP4190754B2 (ja) * 2001-11-27 2008-12-03 古河電気工業株式会社 電界効果トランジスタの製造方法
JP4084039B2 (ja) * 2001-11-19 2008-04-30 株式会社 液晶先端技術開発センター 薄膜半導体装置及びその製造方法
JPWO2004114413A1 (ja) * 2003-06-20 2006-07-27 富士通株式会社 半導体装置及びその製造方法
US7002188B2 (en) * 2003-08-29 2006-02-21 The Titan Corporation Laser-gated and pumped multi-layer semiconductor power switch with reduced forward losses
JP2005332845A (ja) * 2004-05-18 2005-12-02 Sony Corp 窒化物半導体素子の製造方法
JP2006253224A (ja) * 2005-03-08 2006-09-21 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP4451811B2 (ja) * 2005-05-09 2010-04-14 ローム株式会社 窒化物半導体素子の製法
JP5099576B2 (ja) * 2006-02-23 2012-12-19 株式会社Ｉｈｉ 化合物半導体の活性化方法及び装置

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