JPS6079769A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体装置の製造技術さらには半導体記憶
装置のプロセスに適用して有効な技術に関し、例えば読
出し専用の半導体メモリのプロセスに利用して有効な技
術に関する。

［背景技術］ マスクＲＯＭと呼ばれる読出し専用の半導体メモリにお
けるデータの書込み方式としては、■メモリ素子となる
ＭＯＳＦＥＴのゲート酸化膜のＪ’Ｊみを異ならせる方
式、■メモリ素子のチャンネル部への選択的イオン打込
みによる方式、■メモリ素子のソースまたはドレイン領
域とアルミ配線との接続のためのコンタクトホールの有
無による方式、■メモリ素子のソース領域とドレイン領
域とを選択的に短絡する方式が知られている。

上記４つの書込み方式にはいずれも一長一短があり、”
製品への要求に即して４つの方式が使い分けら肛でいる
。すなわち、上記４つの方式はプロセスにおける早い順
に挙げられており、後のものほどプロセスの後の方で書
込みが行なわれるので製品完成までに要するいわゆるタ
ーン・アラウンド・タイムと呼ばれる時間が短かくなる
が、チップサイズは後のものほど大きくなり前のものほ
ど小さくできる。

しかし、最もターン・アラウンド・タイムの短かい■の
方式でもアルミ配線工程以降に書込みを行なうことがで
きなかった。もちろん、■のイオン打込みによる方式に
あってはさらにターン・アラウンド・タイムが長いとい
う不都合がある。

すなわち、上記■の方式においては、第１図に示すよう
に、メモリ素子としてのＭＯＳＦＥＴのゲート電極Ｇお
よびソース、ドレイン領域Ｓ、Ｄを形成した後、層間絶
縁膜を形成する前にホトレジスト等をマスクとして選択
的にイオン打込みを行なって書込みをするようにされて
いた（特開昭５６−１３０９６３号）。

［発明の目的］ この発明の目的は、従来にない顕著な効果を奏する半導
体製造技術を提供することにある。

この発明の他の目的は、例えば選択的イオン打込みによ
る書込み方式のマスクＲＯＭのプロセスに適用した場合
に、ターン・アラウンド・タイｌ＼をメモリ素子のソー
ス領域とドレイン領域とを選択的に短終する方式よりも
さらに短かくできるような製造技術を提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、この発明は、メモリ素子となるＭＯＳＦＥＴ
のしきい値電圧を異ならしめるために行なうイオン打込
みによってチャンネル部にイオンが打ち込まれただけで
はしきい値電圧が変化しないことに着目し、予めすべて
のメモリ素子に対してイオン打込みを行なっておくとと
もに、チャンネル部に打ち込まれたイオンを選択的に活
性化させる手段として瞬間アニール技術を用いることに
よって、選択的活性化工程をファイナル・パッシベーシ
ョン膜形成後に置くことができるようにして、ターン・
アラウンド・タイムを短かくできるようにするという上
記目的を達成するものである。

以下図面を用いてこの発明を具体的に説明する。

［実施例１］ 第２図および第３図は、この発明を選択的イオン打込み
による書込み方式のマスクＲＯＭに適用した場合のプロ
セスの一実施例を示す。なお、この実施例では、イオン
打込みまでの工程は従来とほとんど変わらないので、イ
オン打込み前後の状態のみ図示し他の図面は省略する。

イオン打込みまでの工程を簡単に説明すると次のごとく
である。すなわち、先ずＮ型シリコンのような半導体基
板１の主面に熱酸化膜を形成してホトエツチングを行な
い、この熱酸化膜をマスクとしてＰウェル領域形成のた
めのイオン打込みと熱処理を行なってＰウェル領域２を
形成する。

次に、上記酸化膜を除去した後、酸化膜と窒化膜を形成
して窒化膜をマスクとして素子領域以外の部分に比較的
厚いフィールド酸化膜３を形成させる。それから、上記
酸化膜と窒化膜を除去した後、基板表面に熱酸化により
ゲート酸化膜を形成してからその上にＣＶＤ法により多
結晶シリコン層を形成させる。そして、ホトエツチング
により不用な部分の多結晶シリコンとゲート酸化膜を除
去して、素子領域の部分にＭＯＳＦＥＴのゲート酸化膜
４とゲー１＝電極５とを形成する。

次に、露出している基板１の素子領域表面からゲート電
極５にかけて熱酸化により酸化膜６を成長させる。それ
から、ホトレジストで所定箇所を覆った状態でリン等の
Ｎ型不純物を、上記ゲー１へ電極５およびゲート酸化膜
４を貫通しない程度のエネルギーによってイオン打込み
して、ゲート電極５の両側に自己整合によりソース、ド
レイン領域となるＮ＋型拡散領域７ａ、７ｂを形成する
。

しかる後、従来はホトレジスト等をマスクとしてＭＯＳ
ＦＥＴのしきい値電圧を変えるための選択的イオン打込
みを行なっていたのであるが、この実施例では、これを
行なわないで直ちに層間絶縁膜としてのＰＳＧ膜（リン
・シリコン・ガラス膜）８を基板表面全体に形成してか
ら、平坦化のためのグラスフロー処理を行なう。それか
ら、ＰＳＧＳａＯ２当な位置にコンタク１〜ホールを形
成し、ＰＳＧＳａＯ２にアルミニウム層を蒸着してホト
エツチングを行なってアルミ電極およびアルミ配線９を
形成して第２図の状態となる。

なお、上記アルミ電極およびアルミ配線９の形成後には
、ＭＯＳＦＥＴのしきい値電圧の変動を防止するために
、従来と同様に水素アニールを行なっておく。

それからこの実施例では、第３図に示すように、メモリ
素子となるＭＯＳＦＥＴのゲート電極５の上方のＰＳＧ
ＳａＯ２ホトエツチングにより選択的に薄くさせる。そ
してこの状態で、ボロンイオンを１３０ＫｅＶ程度のエ
ネルギー、１０’／ｃＪ程度のドーズ量で基板全体に全
面的に打込む。これによって、ボロンイオンはＰＳＧＳ
ａＯ２い部分の下方のゲート電極５およびゲート酸化膜
４を貫通して、その直下のＰウェル領域２の表面まで到
達し、そこにボロン打込み領域１１が形成される。

・　次に、この実施例ではボロンイオン活性化のための
熱処理を行なわずに、基板表面全体にＣＶＤ法等により
ファイナル・パッシベーション膜】０を形成し、ホトエ
ツチングを行なってがらプローブ検査を行なう。しかる
後、しきい値電圧を高くしたいＭＯＳＦＥＴに対し一つ
ずつ選択的にレーザ・ビームを照射してアニールを施こ
し、チャンネル部に打ち込まれたボロンイオンを活性化
させる。すると、ボロンイオンが活性化されたＭＯＳＦ
ＥＴはそのしきい値電圧が上昇する。一方、ボロンイオ
ンが活性化されなかったＭ　ＯＳ　Ｆ　Ｅ　１”では、
しきい値電圧が０．６ｖのように低くされている。これ
によってｒＯＪ　、ｒｌＪに対応するデータの書込みが
なされたことになる。図面では左側に活性化されたメモ
リ素子を示す。

上記実施例によれば、ＲＯＭのデータの書込み用のマス
クが不用になるとともに、データの書替え工程がファイ
ナル・パッシベーション膜の形成後になるため、Ｔ　Ａ
　Ｔをソース領域とドレイン領域を選択的に短絡させる
方式よりも短かくさせることができる。

［実施例２］ この実施例は、アルミ配線形成後に全面的にイオン打込
みを行なって、すべてのメモリ素子としてのＭＯＳＦＥ
Ｔのチャンネル部に対しボロンイオンを打ち込んでから
、ファイナル・パッシベーション膜１０を形成した後プ
ローブ検査を行なうところまでは、上記第１の実施例と
同じである。

しかして、この実施例では、プローブ検査後に選択的に
レーザ・ビームを照射する代わりにファイナル・パッシ
ベーション膜１０の表面にホトレジストを塗布し、しき
い値電圧を高くしたいメモリ素子のゲート電極上方のホ
トレジストを除去する。それから、基板全面にフラッシ
ュ光を照射し。

もしくは基板表面全体をレーザ・ビームで走査すること
によって、所望のメモリ素子のチャンネル部に打ち込ま
れたボロンイオンを活性化させてしきい値電圧を高くし
てやることができる。

この場合、上記ホトレジスト−としては、使用するレー
ザの波長に応じてこれを吸収し易いものを選んで用いる
ようにするのがよい。

この実施例においては、データ書込みのためのマスクは
必要であるが、上記第１の実施例と同様に、データ書替
え工程がファイナル・パッシベーション膜の形成後にな
るため、ＴＡＴが短縮されるようになる。

なお、上記いずれの実施例においても、瞬間アニール処
理にレーザを使用する場合には、ファイナル・パッシベ
ーション膜としてレーザを透過し易い材料を用いるのが
よい。

また、上記実施例において、瞬間アニール処理を行なう
場合、レーザの代わりに電子ビームを用いることも可能
である。

さらに、」１記実施例では、打込みエネルギーとの関係
でボロンイオンの打込み前に各メモリ素子のゲート電極
上のＰＳＧ膜を薄くする工程が設けられているが、もっ
と高いエネルギーでイオン打込みを行なえる場合にはＰ
ＳＧ膜を薄くする工程を省略することもできる。

［効果］ メモリ素子となるＭＯＳＦＥＴのチャンネル部にイオン
打込みを行なってそのしきい値電圧を異ならしめること
によりデータの書込みを行なうようにされたマスクＲＯ
Ｍにおいて、アルミ配線の形成工程後に全面的にイオン
打込みを行ない、その次にファイナル・パッシベーショ
ン膜を形成してから高エネルギー・ビームもしくはフラ
ッシュ光の照射等の瞬間アニール処理を施こして選択的
に所定のメモリ素子のチャンネル部のイオンを活性化さ
せるようにしたので、選択的イオン活性化工程を、ファ
イナル・パッシベーション膜形成工程後に置くことがで
きるようになるという作用によって、ターン・アラウン
ド・タイムを、ソース領域とドレイン領域を選択的に短
絡させる方式および従来のイオン打込みによる書込み方
式よりも短かくすることができる。また、この発明は基
本的にはイオン打込みによる書込み方式を利用している
ので、ソース領域とドレイン領域を選択的に短絡させる
方式に比べてチップサイズを小さくすることができると
いう効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、ＭＯＳＦＥＴのしきい値電圧を高くするため、ボロン
イオンをチャンネル部に打ち込むようにしているが、リ
ンイオンをチャンネル部に打ち込んでしきい値電圧を低
くするようにしたＭ　ＯＳ　Ｆ　Ｅ　Ｔを含むものにも
適用することが可能である。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマスクＲＯＭに適用
したものについて説明したが、ＲＯＭを内蔵するシング
ル・チップ・マイコンはもちろんのこと、イオン打込み
によってしきい値電圧が変化されるようになっているＭ
ＯＳＦＥＴを有するすべての半導体装置に利用すること
ができる。

【図面の簡単な説明】

第１図は従来のイオン打込みによる書込み方式のマスク
ＲＯＭのプロセスにおけるイオン打込み工程を示す断面
図、 第２図は本発明をマスクＲＯＭのプロセスに適用した場
合のイオン打込み工程の直前の状態を示す断面図、 第３図は同じくその場合の瞬間アニール処理後の状態を
示す断面図である。 １・・・・半導体基板、　２・・・・Ｐウェル領域、３
・・・・フィールド酸化膜、　４・・・・ゲート酸化膜
、　５・・・・ゲート電極、　８・・・・ＰＳＧ膜。 ９・・・・アルミ配線、　ＩＯ・・・・保護膜（ファイ
ナル・パッシベーション膜）、１１・・・・イオン打込
み領域。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の一生面に形成される絶縁ゲート型電界
   効果トランジスタのチャンネル部にイオン打込みを行な
   ってそのしきい値電圧を制御する工程を有する半導体装
   置の製造方法であって、アルミ配線形成工程後に全面的
   にイオン打込みを行ない、しかる後、保護膜を形成して
   から瞬間アニール処理を施こして選択的に所定の１−ラ
   ンジスタのチャンネル部のイオンを活性化させるように
   したことを特徴とする半導体装置の製造方法。 ２、上記瞬間アニール処理が、所定のトランジスタのチ
   ャンネル部に対し選択的に高エネルギー・ビームを照射
   して打ち込まれているイオンを活性化するようにされて
   なることを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。 ３、上記瞬間アニール処理が、上記保護膜上に形成され
   たホトレジストをマスクとして全面的に高エネルギー・
   ビームもしくはフラッシュ光を照射すること東こより、
   選択的に所定のトランジスタのチャンネル部のイオンを
   活性化させるようにされてなることを特徴とする特許請
   求の範囲第２項記載の半導体装置の製造方法。