JPS60219764A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60219764A JPS60219764A JP59076863A JP7686384A JPS60219764A JP S60219764 A JPS60219764 A JP S60219764A JP 59076863 A JP59076863 A JP 59076863A JP 7686384 A JP7686384 A JP 7686384A JP S60219764 A JPS60219764 A JP S60219764A
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- JP
- Japan
- Prior art keywords
- type
- buried layer
- region
- layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）１発明の技術分野
本発明はメモリ集積回路、特にＤＲＡＭ （グイナミノ
ク・ランダム・アクセス・メモリ）のメモリセル素子等
の直下に素子領域の深さより深い位置に珪素基板と反対
の導電型を有する埋没層を形成する方法に関する。
ク・ランダム・アクセス・メモリ）のメモリセル素子等
の直下に素子領域の深さより深い位置に珪素基板と反対
の導電型を有する埋没層を形成する方法に関する。
ここに云う阻止領域の深さとは、実質的に素子としての
動作に寄与している部分の深さを云う。
動作に寄与している部分の深さを云う。
（ｂ）、技術の背景
高密度高集積化されたメモリ集積回路、特にキャパシタ
に電荷を保持することによって情報の記憶がなされるＤ
ＲＡＭにおいては、外部より飛来する、または配線や封
止やパフケージ等の材料に含まれる微量の放射性元素か
ら発生するα線によって記憶が損なわれる所謂ソフトエ
ラーが観察され、素子の微細化でキャパシタ容量の減少
に伴って深刻な問題となってきた。
に電荷を保持することによって情報の記憶がなされるＤ
ＲＡＭにおいては、外部より飛来する、または配線や封
止やパフケージ等の材料に含まれる微量の放射性元素か
ら発生するα線によって記憶が損なわれる所謂ソフトエ
ラーが観察され、素子の微細化でキャパシタ容量の減少
に伴って深刻な問題となってきた。
（Ｃ）、従来技術と問題点
上記の問題の解決策の１つとしてメモリセル素子の直下
に珪素基板と反対の導電型を有する埋没層を形成する方
法がある。
に珪素基板と反対の導電型を有する埋没層を形成する方
法がある。
第１図は従来方法により形成された埋没層を有するメモ
リセル素子を模式的に示す断面図である。
リセル素子を模式的に示す断面図である。
第１１１ｆ８）において、ｐ型珪素基Ｆｉ】の上に、埋
没層２としてｎ型珪素のエピタキシャル層を堆積し、こ
の層のメモリセル素子に対応する部分を残してパターニ
ングする。
没層２としてｎ型珪素のエピタキシャル層を堆積し、こ
の層のメモリセル素子に対応する部分を残してパターニ
ングする。
第１図＋ｂ＋において、前記の工程の終わった珪素基板
ｌ上に素子形成層３として、厚さ約２μｍのｐ型珪素の
エピタキシャル層を堆積して、この層に通常の工程によ
りメモリセル素子を形成する。
ｌ上に素子形成層３として、厚さ約２μｍのｐ型珪素の
エピタキシャル層を堆積して、この層に通常の工程によ
りメモリセル素子を形成する。
図で４は素子領域を画定するフィールド酸化領域、５は
ビットラインでｎ゛型珪素層、６は蓄積キャパシタで多
結晶珪素よりなる導電層、７はゲートで多結晶珪素より
なる導電層、８は絶縁層で二酸化珪素層を表す。
ビットラインでｎ゛型珪素層、６は蓄積キャパシタで多
結晶珪素よりなる導電層、７はゲートで多結晶珪素より
なる導電層、８は絶縁層で二酸化珪素層を表す。
以上のような構造により、α線によって発生した電子が
蓄積キャパシタへ流入して記憶情報を破壊するのを防止
できる。以下にその理由を簡単に説明する。
蓄積キャパシタへ流入して記憶情報を破壊するのを防止
できる。以下にその理由を簡単に説明する。
α線入射により珪素基板１内に電子−正孔対が発生し、
珪素基板１内の電位分布に従い、電子は蓄積キャパシタ
６側へ、正孔は基板１側へ流れる。
珪素基板１内の電位分布に従い、電子は蓄積キャパシタ
６側へ、正孔は基板１側へ流れる。
ｎ型埋没層２を設けて電位の井戸を作り付け、この層よ
り下側に発生した電子をこの層に吸収することにより蓄
積キャパシタ６への流入を防止する。
り下側に発生した電子をこの層に吸収することにより蓄
積キャパシタ６への流入を防止する。
この場合正孔は基板電極に吸収されれば問題を生じない
。
。
埋没層２への電子流入が多い場合は、この屡の電位が上
がり、ｐ型素子形成層３への電子の再放出が問題となる
が、埋没層２の比抵抗が小さければ、注入電子は直ちに
埋没層内広く拡散してしまい注入部の電位上昇は低く抑
制されるため、電子の再放出は無視できる。
がり、ｐ型素子形成層３への電子の再放出が問題となる
が、埋没層２の比抵抗が小さければ、注入電子は直ちに
埋没層内広く拡散してしまい注入部の電位上昇は低く抑
制されるため、電子の再放出は無視できる。
第１図の従来例によると、ソフトエラ一対策に極めて効
果があるが、埋没層２と、素子形成層３の形成に２回の
エピタキシャル成長工程と埋没層２のバターニング工程
が余分にががることになる。
果があるが、埋没層２と、素子形成層３の形成に２回の
エピタキシャル成長工程と埋没層２のバターニング工程
が余分にががることになる。
従って同等の効果を持ち、簡易で生産原価を余り引き上
げないような方法が要望されている。
げないような方法が要望されている。
（ｄ）０発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
１回の水素イオンの注入によりα線障害の防止効果の大
きい埋没層を形成できる製造方法を得ることにある。
１回の水素イオンの注入によりα線障害の防止効果の大
きい埋没層を形成できる製造方法を得ることにある。
（ｅ）０発明の構成
上記の目的は、ｐ型の珪素基板内に形成された素子領域
の深さより大きい射影飛程で水素イオンを該珪素基板表
面より、少なくとも該素子領域の広さに注入する工程と
、該珪素基板内の水素イオン注入領域を熱処理によりｎ
型に変換する工程とを有する本発明による半導体装置の
製造方法を得ることにより達成される。
の深さより大きい射影飛程で水素イオンを該珪素基板表
面より、少なくとも該素子領域の広さに注入する工程と
、該珪素基板内の水素イオン注入領域を熱処理によりｎ
型に変換する工程とを有する本発明による半導体装置の
製造方法を得ることにより達成される。
ここで云う射影飛程とは、イオンの進んだ全飛程の、注
入方向への射影を云い一般にＲ３で表示される。
入方向への射影を云い一般にＲ３で表示される。
本発明によれば、素子形成後高エネルギ水素イオンをｐ
型珪素基板に注入し、その後の熱処理によりｎ型に変換
して埋没層を形成することができる。
型珪素基板に注入し、その後の熱処理によりｎ型に変換
して埋没層を形成することができる。
水素は軽いので、珪素中に深く注入することができ、容
易に素子領域の深さ以上に注入できる。
易に素子領域の深さ以上に注入できる。
また素子形成のために珪素基板上に被着された二酸化珪
素、多結晶珪素、アルミニウム中の水素イオンの射影飛
程は珪素中のそれより小さいので深部への注入に対して
好都合である。
素、多結晶珪素、アルミニウム中の水素イオンの射影飛
程は珪素中のそれより小さいので深部への注入に対して
好都合である。
また素子形成のために珪素基板上に被着された材料には
耐熱性の悪いものもあり前記の熱処理は４５０〜５５０
℃で行う。この程度の温度で注入層は容易にｎ型に変換
できる。
耐熱性の悪いものもあり前記の熱処理は４５０〜５５０
℃で行う。この程度の温度で注入層は容易にｎ型に変換
できる。
以上の諸性質を利用して、埋没層の形成が容易にできる
ようになった。
ようになった。
（ｆ）９発明の実施例
第２図は本発明により形成された埋没層を有するメモリ
セル素子を模式的に示す断面図である。
セル素子を模式的に示す断面図である。
図において第１図と同一番号は同一対象を示し、９はワ
ードラインでゲート７に接続されたアルミニウム層、ｌ
Ｏはカバー膜で気相成長による燐を含む二酸化珪素（Ｐ
ＳＧ）層を示す。
ードラインでゲート７に接続されたアルミニウム層、ｌ
Ｏはカバー膜で気相成長による燐を含む二酸化珪素（Ｐ
ＳＧ）層を示す。
図示される１トランジスタ、１キヤパシタ型メモリセル
のＤＲＡＭを通常の製造方法で形成する。
のＤＲＡＭを通常の製造方法で形成する。
その後水素イオン（Ｈ゛）を５００ｋｅＶ（珪素中で
Ｒ，＝４．９μｍ）のエネルギで５ ＸＩＯ”ｃｍ−”
注入する。
Ｒ，＝４．９μｍ）のエネルギで５ ＸＩＯ”ｃｍ−”
注入する。
珪素基板上に被着された二酸化珪素、多結晶珪素、アル
ミニウム、ＰＳＧ等の被着層の厚さＡはは一番厚い所で
も〜３μｍであるのに対して、水素イオンは珪素換算で
上記のように４．９μｍ浸入する。従って水素注入領域
の深さＢは一番浅い所でも〜２μｍとなる。
ミニウム、ＰＳＧ等の被着層の厚さＡはは一番厚い所で
も〜３μｍであるのに対して、水素イオンは珪素換算で
上記のように４．９μｍ浸入する。従って水素注入領域
の深さＢは一番浅い所でも〜２μｍとなる。
つぎに４５０℃で３０分の熱処理を行うと水素注入領域
は不純物濃度が〜１０１１０ｌ７”のｎ型領域に変換さ
れ埋没層１１を得る。
は不純物濃度が〜１０１１０ｌ７”のｎ型領域に変換さ
れ埋没層１１を得る。
第３図は埋没層１１の形成領域を示す平面図である０図
で１２はメモリセル領域でここに埋没層を形成する。１
３はチップ領域でこの中にＤＲＡＭが形成され、後でチ
ップ毎に裁断される。第１図の従来例では埋没層３はメ
モリセル素子毎に分離して形成したが、ここでは埋没層
１１はメモリセル全域にわたって１体で形成する。
で１２はメモリセル領域でここに埋没層を形成する。１
３はチップ領域でこの中にＤＲＡＭが形成され、後でチ
ップ毎に裁断される。第１図の従来例では埋没層３はメ
モリセル素子毎に分離して形成したが、ここでは埋没層
１１はメモリセル全域にわたって１体で形成する。
注入マスクとして、厚さ１０μｍのポリイミドを使用し
、バターニングしてメモリセル領域のみ開口して行う。
、バターニングしてメモリセル領域のみ開口して行う。
埋没層１１をメモリセル領域に限定し、かつメモリセル
素子毎に分離しないのは以下の理由による。
素子毎に分離しないのは以下の理由による。
メモリセル素子を構成するＭＯＳＦＥＴ （電界効果型
トランジスタ）を動作させるとき、高いドレイン電圧を
印加した場合には、ドレイン近傍の高電界領域で電子−
正孔対が発生し、この内圧孔は基板側へ流れ込んで基板
電流を発生させる。この基板電流を吸収しないと、ソー
ス−基板間が順方向にバイアスされ、ＦＥＴのしきい値
電圧 （Ｖい）が下がり、またソースより基板に電子の
注入を伴い、誤動作の原因となる。
トランジスタ）を動作させるとき、高いドレイン電圧を
印加した場合には、ドレイン近傍の高電界領域で電子−
正孔対が発生し、この内圧孔は基板側へ流れ込んで基板
電流を発生させる。この基板電流を吸収しないと、ソー
ス−基板間が順方向にバイアスされ、ＦＥＴのしきい値
電圧 （Ｖい）が下がり、またソースより基板に電子の
注入を伴い、誤動作の原因となる。
埋没層がチップ全面にわたって形成されている場合は、
素子形成領域である表面側ｎ型領域は背面コンタクト部
と絶縁されてしまうため、基板電流が吸収できなくなる
。
素子形成領域である表面側ｎ型領域は背面コンタクト部
と絶縁されてしまうため、基板電流が吸収できなくなる
。
このような基板電流を発生させるＦＥＴは、メモリ集積
回路では周辺回路部のデコーダやセンスアンプ等に含ま
れているため埋没層１１をメモリセル領域に限定し、か
つメモリセル素子毎に分離しなくても問題は解決される
。
回路では周辺回路部のデコーダやセンスアンプ等に含ま
れているため埋没層１１をメモリセル領域に限定し、か
つメモリセル素子毎に分離しなくても問題は解決される
。
（ｇ）９発明の効果
以上詳細に説明したように本発明によれば、１回の水素
イオンの注入によりα線障害の防止効果の大きい埋没層
を形成できる製造方法を得ることができ、また従来方法
に比し、極めて簡単で生産コスト、歩留面で有利である
。
イオンの注入によりα線障害の防止効果の大きい埋没層
を形成できる製造方法を得ることができ、また従来方法
に比し、極めて簡単で生産コスト、歩留面で有利である
。
第１図は従来方法により形成された埋没層を有するメモ
リセル素子を模式的に示す断面図、第２図は本発明によ
り形成された埋没層を有するメモリセル素子を模式的に
示す断面図、第３図は珪素基板の１部を示す平面図であ
る。 図において１はｐ型珪素基板、２は埋没層、３は素子形
成層、４はフィールド酸化領域、５はビットライン、６
は蓄積キャパシタ、７はゲート、８は二酸化珪素層、９
はワードライン、１０はカバー膜、１２はメモリセル領
域、１３はチップ領域を示す。 ′＃ｔ ｆ］ ｖ−ｚ打 ′Ｉ＃３閃
リセル素子を模式的に示す断面図、第２図は本発明によ
り形成された埋没層を有するメモリセル素子を模式的に
示す断面図、第３図は珪素基板の１部を示す平面図であ
る。 図において１はｐ型珪素基板、２は埋没層、３は素子形
成層、４はフィールド酸化領域、５はビットライン、６
は蓄積キャパシタ、７はゲート、８は二酸化珪素層、９
はワードライン、１０はカバー膜、１２はメモリセル領
域、１３はチップ領域を示す。 ′＃ｔ ｆ］ ｖ−ｚ打 ′Ｉ＃３閃
Claims (1)
- ｐ型の珪素基板内に形成された素子領域の深さより大き
い射影飛程で水素イオンを該珪素基板表面より、少なく
とも該素子領域の広さに注入する工程と、該珪素基板内
の水素イオン注入領域を熱処理によりｎ型に変換する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076863A JPS60219764A (ja) | 1984-04-17 | 1984-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076863A JPS60219764A (ja) | 1984-04-17 | 1984-04-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60219764A true JPS60219764A (ja) | 1985-11-02 |
Family
ID=13617487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59076863A Pending JPS60219764A (ja) | 1984-04-17 | 1984-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60219764A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0317257A2 (en) * | 1987-11-17 | 1989-05-24 | Fujitsu Limited | Semiconductor memory device having a charge barrier layer and method for producing the same |
| US5256581A (en) * | 1991-08-28 | 1993-10-26 | Motorola, Inc. | Silicon film with improved thickness control |
| CN100397075C (zh) * | 1999-11-25 | 2008-06-25 | 三浦工业株式会社 | 水硬度测量的硬度指示剂组合物和硬度测量方法 |
-
1984
- 1984-04-17 JP JP59076863A patent/JPS60219764A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0317257A2 (en) * | 1987-11-17 | 1989-05-24 | Fujitsu Limited | Semiconductor memory device having a charge barrier layer and method for producing the same |
| US5256581A (en) * | 1991-08-28 | 1993-10-26 | Motorola, Inc. | Silicon film with improved thickness control |
| CN100397075C (zh) * | 1999-11-25 | 2008-06-25 | 三浦工业株式会社 | 水硬度测量的硬度指示剂组合物和硬度测量方法 |
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