JPS63260065A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に外部雑音の影響を
受けにくいダイナミック形ＭＯＳランダムアクセスメモ
リ（以下、ダイナミックＭＯ８゜ＲＡＭ）のメモリセル
に関する。

〔従来の技術〕

ダイナミック形ＭＯ８，ＲＡＭでは高集積化のためにメ
モリセルを小さくしていくと、キャパシタの蓄積電荷量
が小さくなるため、アルファ線や周辺回路のトランジス
タなどで発生したキャリヤなどによる外部雑音に対し弱
くなる欠点を有している。これを解決するために、第２
図に示すように、メモリセルのキャパシタの下部電極で
あるｎ十拡散層２の下に基板シリコン１よりも不純物濃
度の高いｐ影領域１２を設けることが特願昭５４−０９
７３０１号などに記載されている。

〔発明が解決しようとする問題点〕

メモリセルがさらに小さくなってくると、アルファ線な
どにより発生した雑音となるキャリヤは読み出しトラン
ジスタのソース・ドレイン拡散層にも入っていき、拡散
層の電位変動を起こし、メモリの誤動作を起こすように
なるという面層が新たに発生してきた。

本発明の目的は前記従来技術の問題点が解決し、アルフ
ァ線や外部雑音の影響を受けにくい信頼度の高い高集積
ダイナミックＭＯ８−ＲＡＭメモリセル提供することに
ある。

〔問題点を解決するための手段〕

本発明では上記目的を達成するために、ダイナミックＭ
Ｏ８−ＲＡＭの回路及びデバイス構造のどのようなとこ
ろが外部雑音に対して耐性がないかを詳細に分析して得
られた新たな知見に基づき、メモリセルのデータ線とつ
ながる拡散層の下部、および、メモリセルにつながるセ
ンスアンプ中のＭＯＳトランジスタの拡散層の下部に基
板とは同じ導電形で不純物濃度が基板より高い不純物領
域を設けることを特徴としている。

〔作用〕

第３図はダイナミックＲＡＭのメモリおよびセンスアン
プを中心とした等価回路図である。図中で１６はｎチャ
ネルＭＯＳトランジスタのソース・ドレインを形成する
不純物拡散層であり、アルファ線や外部雑音によって発
生した少数キャリヤがそれら拡散層に入っていくと拡散
層の電位が変動し、メモリの誤動作を起こす危険性があ
ることが詳細な動作分析の結果分った。このため、これ
らソース・ドレイン拡散層に少数キャリアが集まりにく
い構造にすることが、アルファ線や外部雑音に対しメモ
リの耐性をますことになり、高集積メモリでは非常に重
要である。ここで、メモリセル中のＭＯＳトランジスタ
の拡散層の領域は電荷が蓄えられる領域であるため、従
来から第２図に示すように構造が採用され、アルファ線
等に対処していた０本発明では上記拡散層以外の拡散層
に対して基板とは同じ導電形で不純物濃度が例えば１０
１７〜１０　”ｃｍ−”と比較的高い不純物領域を設け
ることにより、アルファ線や外部雑音に対してメモリ動
作上強くなることを見い出した。特にサブミクロン領域
の微細加工を用いる大容量ダイナミックＲＡＭでは本実
施例による構造が非常に大きな効果を有することを確認
した。

〔実施例〕

以下、本発明の詳細な説明する。

〈実施例１〉 第１図はワード線となるＭＯＳトランジスタのゲート電
極３がシリコン基板１上の最下部層で形成され、その上
に？？積容量用電極５，６が積層されている。第１図で
はメモリセル中のＭＯ８＋−ランジスタのデータ線１７
につながる高濃度ｎ十拡散層下２に比較的濃度の大きな
ｐ影領域１０が形成されている。さらに、センスアンプ
等の電位変動を起こしやすいｎ÷拡散層２の下部にもｐ
影領域１０を形成した構造を第４図に示す、この実施例
による構造で重要なことは、比較的濃度の大きなｐ影領
域１０がＭＯ８＋−ランジスタのチャネル領域に入り込
んでいないことである。これはｐ影領域がＭＯＳトラン
ジスタのしきい値電圧へ影響を与えないためである。こ
のため、ｐ影領域１０はｎ十拡散層２の端に対して自己
整合的に位置決めされて形成されるのが好ましく、この
ような構造は実施例２で述べる製造方法によって実現で
きる。

なお、第１図に示したメモリセルは第１層目の配線電極
３がメモリセルのワード線となっているが、上層部の配
線電極１３がワード線になっているメモリセルに本発明
を適用した構造は第５図に示すようになり、この場合に
もデータ線につながるｎ◆拡散層２の下部にもｐ影領域
１ｏが設けられている。第６図、第７図はシリコン基板
に深い孔を形成し、その中に蓄積容量を形成したダイナ
ミックＲＡＭメモリセルに本発明を適用した構造を示す
、いずれの構造においてもデータ線につながるｎ十拡散
層２の下部にもｐ影領域１ｏが設けられている。

〈実施例２〉 上記実施例１による構造の製造方法を実施例２に示す。

第８図は第１図に示したメモリセルＭｒｔ造の製造方法
を示す製造工程図である。まず厚さ０．１　〜１．０　
μｍ程度の厚いフィールド酸化膜７．５〜５０ｎｍの薄
いゲート酸化膜２０．多結晶シリコンやシリサイド、高
融点金属などによるゲート電極３を形成した後、化学気
相法（ＣＶＤ法）もしくは熱酸化法により厚さ０．２〜
０．４μｍの５ｉ（ｈ膜２１でゲート電極３を覆う、そ
の後シリコン基板表面に約１０〜２０ｎｍの薄い酸化膜
２２を形成した後、ゲート電極を覆う５ｉＯｚ膜２１を
マスクにりんやひ素などのｎ形不純物を１０１２〜′１
０　”ｃｍ−”イオン打ち込みし、ｎ影領域１９を形成
する（第８図Ａ）０次に、ｎ形不純物を１０１６〜ｌ　
Ｑ　１８ｃＩ１１”’！イオン打ち込みして高濃度ｎ十
領域２を形成し、さらにｎ÷領域２の下部に本発明の目
的であるｐ影領域１０をボロンなどのｐ形不純物を１０
０〜２００　Ｋｅｖで１．０　”〜１０　”Ｃｍ−２イ
オン打ち込みして形成する（第８図Ｂ）、このようなｐ
影領域１０の形成法は、マスク合わせ工程を用いること
なく所望の領域に形成することができる自己整合プロセ
スであり、メモリセルの高集積化の点で非常に重要であ
る。特にＰ形領域とゲート電極３との位置関係が自己整
合的に決まることは本方法の最大の利点である。なお高
濃度ｎ＋領領域の形成はｐ影領域１０の形成の後に形成
してもよい、特に０．２μｍ以下の浅い深さを有するｎ
十拡散層を形成するためにはできるだけ高温での熱処理
を避けた方がよく、後の工程でｎ十領域を形成する方が
好ましい０次に高濃度ｎ形不純物を含む厚さ０．１〜０
．５μｍの多結晶シリコンＭ５を形成し、さらにこの多
結晶シリコン層の表面に厚さ５〜５０ｎｍ程度の非常に
薄い５ｉＯｚやＳ　ｉ　ａＮａ、　Ｔ　ａ　ｚｏ６等の
絶縁膜９を形成し、蓄積容量用の絶縁膜として用いる０
次にこの絶縁膜を覆うように、蓄積容量の上部電極とな
る多結晶シリコン層もしくはシリサイドと多結晶シリコ
ン層との組み合わせ層６を形成する（第８図Ｃ）。

なお、メモリセル中のＭＯＳトランジスタのソース・ド
レインとなるＤ十領域２は第８図Ｂの工程で形成するこ
となく多結晶シリコン５からｎ形不純物をシリコン基板
に拡散していもよい、最後に、ＰＳＧ膜８及びＡＱ電極
１７を形成してメモリセル構造を作る（第８図Ｄ）。

第９図は第５図に示したメモリセル構造の製造方法を示
す製造工程図である。まず厚さ０．３〜１．０μｍ程度
の厚いフィールド酸化膜７．５〜５０ｎｍ程度の非常に
薄い５ｉＯｚや５ｉａＮａ等の絶縁膜２４を形成し、蓄
積容量用の絶縁膜として用いる１次にこの絶縁膜の下に
１０１８〜１０２１０２Ｏ”の高い不純物濃度を有する
７１＋領域２５および１０　”〜１０　”ｃｍ−’程度
のｐ影領域２６を形成する。なお、上記ｎ”　ｅ　Ｐ形
領域は簿い絶縁膜２４の前に形成してもよい（第９図Ａ
）１次に、薄い絶縁膜２４を覆うように蓄積容量の上部
ｔｆｉ極となる多結晶シリコン層１４を形成し、この多
結晶シリコン層を覆う０．１〜０．２μｍ程度の５ｉＯ
ｚ膜２６および５〜５０ｎｍの薄いゲート・酸化膜２０
、さらにその上部に多結晶シリコンもしくはシリサイド
層と多結晶シリコンとの組み合わせ層によりワード線と
なるゲート電極１３を形成する。

その後、１０１７〜１０１９ＣＩＩ＋−８の不純物濃度
を有するｎ影領域１９をイオン打ち込み法により形成す
る（第９図Ｂ）、その後、ワード線となっているゲート
電ｗ４１３を覆うようにＳｉｎｇ膜２１膜形１し、この
５ｉＯｚ膜をマスクに高濃度ｎ十領域、および本発明の
目的であるｐ影領域１０をイオン打ち込み法などにより
形成する（第９図Ｃ）、この時、蓄積容量部の下部に形
成されたｐ影領域２６とゲート電極２１との間にも再び
ｐＹ３領域１０が形成されるため、Ｐ形領域を設けたこ
とによる雑音電荷防止効果はさらに完全なものとなる。

次にデータ線の電極孔が設けられる領域酸化膜を除去し
て多結晶シリコン２３を形成し、電極孔に対するマスク
合わせ余裕を充分にとれるようにする。最後に、ＰＳＧ
膜８及びＡＱ電極１７を形成してメモリセル構造を作る （第９図Ｄ）。

〈実施例３〉 本実施例ではメモリセル全体を基板シリコンよりも不純
物濃度が高く、基板シリコンと同じ導電型の深さ０．５
〜５μｍのウェル領域に形成することを特徴としている
。第１０図は本実施例の１つを示す断面図である。不純
物濃度が１０１４〜１０１１１ｃ＋ｉ−”と低いｐ型シ
リコン基板１表面に不純物濃度が１０１８〜１０１７′
Ｃｌ１１−８の上記ウェル領域３０が形成されている０
本構造でも、アルファ線や外部雑音に対して実施例１と
同様な効果を有していることを確認した。但し、本実施
例ではＰウェル３０の不純物濃度は実施例１のｐ影領域
１０はどは高くない、耐雑音性をさらに増すために、第
１１図に示す構造では、ｐウェル３０の領域にメモリセ
ルを作るとともにメモリセル蓄積容量下部のｎ十拡散層
２の下に第１の実施例と同じｐ影領域１０を形成してい
る。

本実施例を用い、メモリの周辺回路を相補形ＭＯＳ　（
０ＭＯ８と略記）で構成した場合の断面構造を第１２図
に示す、この構造では周辺回路のｐチャネルＭＯＳトラ
ンジスタ３２は不純物濃度が１０１６〜１０　”ｃａｂ
−’で深さが１〜１０μｍ程度のｎ形つェル領域３１に
形成されており、周辺回路のｎチャネルＭｏＳトランジ
スタ３３はメモリセル３４と同様にｐ形つェル３０の領
域に形成されている。

第１３図は本実施例のもう一つの構成を示す断°面図で
ある。同図ではメモリセル部３４はｐ形つェル領域が形
成されているが１周辺回路においてできるだけ基板不純
物濃度が低い方が特性上好ましいｎチャネルＭＯＳトラ
ンジスタはｐウェル３０が形成されていないｐ形基板領
域に形成されている。即ち、耐雑音性が特に要求される
素子だけがｐウェルの中に形成されている。

〔発明の効果〕

以上述べたように、本発明によればアルファ線や外部雑
音などにより発生した少数キャリヤがダイナミックＭＯ
３−ＲＡＭのメモリセルやセンスアンプ等に混入するの
が避けられるため、集積密度の高い大容量ダイナミック
ＲＡＭの信頼度を大幅に向上させることができる。

尚１本発明は上記実施例に限定されることなく本発明の
思想から逸脱しない範囲で種々変更可能である０例えば
、ｐチャネル形のメモリセルであってもよい。

【図面の簡単な説明】

第１図、第４図、第５図、第６図、第７図、第１０図、
第１１図、第１２図、第１３図は本発明の実施例の縦断
面図、第２図は従来例の縦断面図、第３図はダイナミッ
クＭＯ３−ＲＡＭメモリセル及びセンスアンプ部の回路
図、第８図、第９図は本発明の実施例の製造工程図であ
る。 １・・・シリコン基板、２，１１，１６．２５・・・高
搗度ｎ形拡散層、３，４．１３・・・ワード線、５，６
゜１４．１５・・・キャパシタ電極、７，８，９，２０
゜２１．２２，２４．２７・・・絶縁膜、１０，２６゜
３０・・・ｐ影領域、１７・・・データ線、１８・・・
高濃度ｐ形基板、１９，３１・・・ｎ影領域、２３・・
・多結晶シリコン、３２・・・ｐチャネルＭＯＳトラン
ジスタ部、３３・・・ｎチャネルＭＯＳトランジスタ部
。 ３４・・・メモリセル部。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に設けられた絶縁ゲート形電界効果ト
   ランジスタと電荷蓄積容量とからなるダイナミック形メ
   モリセルによつて構成された半導体記憶装置において、
   前記絶縁ゲート形電界効果トランジスタの全ての高濃度
   ソース・ドレイン拡散層の下部およびメモリセルのデー
   タ線とつながるセンスアンプのソース・ドレイン拡散層
   の下部に基板とは同じ導電形で不純物濃度が基板よりも
   高い不純物領域を設けることを、特徴とした半導体記憶
   装置。 ２、絶縁ゲート形電界効果トランジスタのゲート電極を
   絶縁膜でおおい、該ゲート電極とそれをおおう絶縁膜と
   をマスクとして不純物をイオン打ち込みして基板とは同
   じ導電形で不純物濃度が基板よりも高い不純物領域を自
   己整合的に形成することを特徴とする半導体記憶装置の
   製造方法。