JPS59149055A - バイポ−ラプレ−ナトランジスタの製造方法 - Google Patents
バイポ−ラプレ−ナトランジスタの製造方法Info
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- JPS59149055A JPS59149055A JP59019523A JP1952384A JPS59149055A JP S59149055 A JPS59149055 A JP S59149055A JP 59019523 A JP59019523 A JP 59019523A JP 1952384 A JP1952384 A JP 1952384A JP S59149055 A JPS59149055 A JP S59149055A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66295—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、バイポーラプレーナトランジスタの製造方法
に関するものである。
に関するものである。
この種のトランジスタの製造方法は例えば” Ｇｅｎｓ
ｃｈｏｗ、Ｔｅｃｈｎｉｓｃｈｅｒ Ｉｎｆｏｒｍａｔ
ｉｏｎｓｄｉｅｎｓｔ。
ｃｈｏｗ、Ｔｅｃｈｎｉｓｃｈｅｒ Ｉｎｆｏｒｍａｔ
ｉｏｎｓｄｉｅｎｓｔ。
Ｓｏｎｄｅｒａｕａｇａｂｅ Ｈａｌｂｌｓｌｔｅｒ”
（１９７２年４月）に示されている。この従来の方法の
欠点は集積回路に分割されるべき半導体ウェハ中に製造
されるトランジスタの電流利得値すなわ憶βがウェハに
よって変化する欠点があることである。
（１９７２年４月）に示されている。この従来の方法の
欠点は集積回路に分割されるべき半導体ウェハ中に製造
されるトランジスタの電流利得値すなわ憶βがウェハに
よって変化する欠点があることである。
本発明は、電荷キャリアの全量がイン） ＩＪンシック
ヘース領域すなわちエミッタの下のペース領域の区域に
おいて正確に制御できるようになり、毛しも補償されな
いエミッタ領域が使用されるように製造方法が選択され
、実行される時には前述の電流利得値（β）の変化を数
チの範囲まで低下することが可能になるという認識に基
いている。１９７９年インターナショナル・エレクトロ
ニック・デバイス・ミーティングのテクニカル・ダイジ
ェスト第５１４頁乃至第５１７頁に記載されたように補
償されないエミッタ領域は比較的高い電流利得値および
カットオフ周波数の増加が可能であるという効果を生じ
る。
ヘース領域すなわちエミッタの下のペース領域の区域に
おいて正確に制御できるようになり、毛しも補償されな
いエミッタ領域が使用されるように製造方法が選択され
、実行される時には前述の電流利得値（β）の変化を数
チの範囲まで低下することが可能になるという認識に基
いている。１９７９年インターナショナル・エレクトロ
ニック・デバイス・ミーティングのテクニカル・ダイジ
ェスト第５１４頁乃至第５１７頁に記載されたように補
償されないエミッタ領域は比較的高い電流利得値および
カットオフ周波数の増加が可能であるという効果を生じ
る。
そのようなエミッタ領域はさらに雑音の低下にも寄与す
ることが認められている。
ることが認められている。
本発明の目的は、半導体ウェハ全体に亘ってプレーナト
ランジスタの電流利得値のばらっ剖が最小になるような
ノ々イボーラプレーナトランジスタの製造方法を提供す
ることである。
ランジスタの電流利得値のばらっ剖が最小になるような
ノ々イボーラプレーナトランジスタの製造方法を提供す
ることである。
この発明によれば、この目的は、エミッタ区域を酸化用
マスク層部分によって覆い、その後、ペース区域全体を
画定するフォトレジストマスクを施し、その後ペース領
域の導電型であるｐ型不純物イオンによる２回のイオン
注入処理な箔し、その一方の工程で露出された外側のエ
キストリンシックペース区域中に比較的低い加速電圧お
よび比較的高い照射密度でｐ型不純物イオンをイオン注
入し、他方の工程で同じｐ型不純物イオンな小照射密度
でエミッタ区域を覆っている酸化用マスク層部分を貫通
するような高い加速電圧で露出されたエキストリンシッ
クペース区域および残りの全ペース区域中にイオン注入
し、フォトレジストマスク熱除去し、エキストリンシッ
クペース区域を酸化用マスク層部分のエツチングに対し
て耐えるエツチングマスク層で覆い、酸化用マスク層部
分がエツチングによって除去し、エミッタ領域の導電型
のドープ不純物をイオン注入し、ドープ不純物を活性化
してペース領域およびエミッタ領域を拡散形成するバイ
ポーラプレーナトランジスタの製造方法によって達成さ
れる。
マスク層部分によって覆い、その後、ペース区域全体を
画定するフォトレジストマスクを施し、その後ペース領
域の導電型であるｐ型不純物イオンによる２回のイオン
注入処理な箔し、その一方の工程で露出された外側のエ
キストリンシックペース区域中に比較的低い加速電圧お
よび比較的高い照射密度でｐ型不純物イオンをイオン注
入し、他方の工程で同じｐ型不純物イオンな小照射密度
でエミッタ区域を覆っている酸化用マスク層部分を貫通
するような高い加速電圧で露出されたエキストリンシッ
クペース区域および残りの全ペース区域中にイオン注入
し、フォトレジストマスク熱除去し、エキストリンシッ
クペース区域を酸化用マスク層部分のエツチングに対し
て耐えるエツチングマスク層で覆い、酸化用マスク層部
分がエツチングによって除去し、エミッタ領域の導電型
のドープ不純物をイオン注入し、ドープ不純物を活性化
してペース領域およびエミッタ領域を拡散形成するバイ
ポーラプレーナトランジスタの製造方法によって達成さ
れる。
酸化用マスク層用の材料としてシリコン窒化物或はシリ
コン窒化物の層で覆われた２酸化シ５− リコンの層を使用することが好ましい。この場合には外
側ペース区域を覆うエツチングマスク層の材料として２
酸化シリコン層を使用するのが適当である。２酸化シリ
コンの層はシリコン窒化物に関係するエツチング材料と
して知られている加熱燐酸によって実質上エツチングさ
れない。
コン窒化物の層で覆われた２酸化シ５− リコンの層を使用することが好ましい。この場合には外
側ペース区域を覆うエツチングマスク層の材料として２
酸化シリコン層を使用するのが適当である。２酸化シリ
コンの層はシリコン窒化物に関係するエツチング材料と
して知られている加熱燐酸によって実質上エツチングさ
れない。
以下添付図面に示す実施例を参照に本発明の方法および
それによる効果について説明する。
それによる効果について説明する。
本発明の一実施例においては、第１図に示すようにｎ型
シリコン半導体基体からスタートする。第１図に示すよ
うにこの半導体基体の一表面にシリコン窒化物の酸化用
マスク層１が付着される。均質なシリコン窒化物層の代
りにシリコン窒化物層１１が頂面に位置する多層構造を
使用することも可能である。何れにせよ材料は酸化用マ
スク層１が後で付着されるマスク層６（第３図参照）に
関して選択的にエツチング可能であるように選択される
べきである。
シリコン半導体基体からスタートする。第１図に示すよ
うにこの半導体基体の一表面にシリコン窒化物の酸化用
マスク層１が付着される。均質なシリコン窒化物層の代
りにシリコン窒化物層１１が頂面に位置する多層構造を
使用することも可能である。何れにせよ材料は酸化用マ
スク層１が後で付着されるマスク層６（第３図参照）に
関して選択的にエツチング可能であるように選択される
べきである。
６−
その後、第２図に示すように全ペース区域３を残し或は
画定するフォトレジストマスク４が付着される。次の任
意の順序で行われてよい２回のｐ型不純物のイオン注入
工程において第２図に示すような構造が得られる。この
工程の一方において比較的小さな加速エネルギにおいて
エミッタ区域２の外側に露出するエキストリンシックペ
ース区域５中にドープイオンが注入され、また他方の工
程において比較的高い加速エネルギ、例えば１００乃至
２００ ｋｅＶの酸化用マスク部分１を透過するのに充
分なエネルギで同じ導電型のドープ不純物イオンがエミ
ッタ区域２な含む全ペース区域３にイオン注入される。
画定するフォトレジストマスク４が付着される。次の任
意の順序で行われてよい２回のｐ型不純物のイオン注入
工程において第２図に示すような構造が得られる。この
工程の一方において比較的小さな加速エネルギにおいて
エミッタ区域２の外側に露出するエキストリンシックペ
ース区域５中にドープイオンが注入され、また他方の工
程において比較的高い加速エネルギ、例えば１００乃至
２００ ｋｅＶの酸化用マスク部分１を透過するのに充
分なエネルギで同じ導電型のドープ不純物イオンがエミ
ッタ区域２な含む全ペース区域３にイオン注入される。
高加速エネルギのイオン注入は約１０ 乃至１０１〜Ｃ
２の小照射密度で行われ、比較的低加速エネルギの、例
えば１０乃至１００ ｋｅＶのイオン注入は低いペース
抵抗を得るためにそれに比較してずっと高い照射密度で
行われることが好ましい。
２の小照射密度で行われ、比較的低加速エネルギの、例
えば１０乃至１００ ｋｅＶのイオン注入は低いペース
抵抗を得るためにそれに比較してずっと高い照射密度で
行われることが好ましい。
これに続いてエキストリンシックペース区域５が熱酸化
によってエツチングマクク層６で覆われた後、半導体ウ
ェハはエツチング液、特にシリコン窒化物な選択的に腐
蝕する加熱燐酸にさらし、それによって酸化用マスク層
部分２が第３図に示すように除去される。
によってエツチングマクク層６で覆われた後、半導体ウ
ェハはエツチング液、特にシリコン窒化物な選択的に腐
蝕する加熱燐酸にさらし、それによって酸化用マスク層
部分２が第３図に示すように除去される。
もし必要であれば窒化シリコン層１１の下に設けられて
いてもよい酸化用マスク層の比較的薄いシリコン酸化物
層１２はシリコン酸化物をエツチングするエツチング液
中に短時間浸漬することによって選択的に除去すること
ができる。
いてもよい酸化用マスク層の比較的薄いシリコン酸化物
層１２はシリコン酸化物をエツチングするエツチング液
中に短時間浸漬することによって選択的に除去すること
ができる。
＼劃
この後、エミッタ領域の導電型であるｎ型不純物が表面
にイオン注入され、エツチングマスク層６はイオン注入
に対してマスクとして使用される。高いエミッタ効率を
受るために１０１５乃至１０ ｃｒｎ の比較的高い照
射密度でｎ型不純物イオンの注入が行われる。
にイオン注入され、エツチングマスク層６はイオン注入
に対してマスクとして使用される。高いエミッタ効率を
受るために１０１５乃至１０ ｃｒｎ の比較的高い照
射密度でｎ型不純物イオンの注入が行われる。
イオン注入工程が終了すると全体の装置は外付酸化物層
で覆うことができる。その後、ペース領域の拡散がエミ
ッタ領域の拡散と共にドープ不純物を活性にすることに
よって行われる。
で覆うことができる。その後、ペース領域の拡散がエミ
ッタ領域の拡散と共にドープ不純物を活性にすることに
よって行われる。
導体チップに分割すると第４図に示すようなプレーナト
ランジスタが得られる。それらは通常の方法で個々に接
続を形成され、容器に密封される。
ランジスタが得られる。それらは通常の方法で個々に接
続を形成され、容器に密封される。
低抵抗のコレクタ端子を実現するために、この発明によ
る方法ではｎドープ半導体が使用されている。それは高
ドープ基体の一方の表面側に比較的低ドープの半導体層
を有している。ペース領域８はこの低ドープ半導体層中
に形成される。
る方法ではｎドープ半導体が使用されている。それは高
ドープ基体の一方の表面側に比較的低ドープの半導体層
を有している。ペース領域８はこの低ドープ半導体層中
に形成される。
第１図乃至第４図は本発明の製造方法の１実施例におけ
る種々の工程における半導体の断面図を示す。 １・・・酸化用マスク層、２・・・エミッタ区域、３・
・・ペース区域、４・・・フォトレジストマスク、５・
・・エキストリンシックペース区域、６・・・エツチン
グマスク、７・・・エミッタ領域、８・・・ペース領域
、９・・・エミッタ接点、１θ・・・ペース接点、９− １１・・・窒化シリコン層、１２川シリコン酸化物層、
１３・・・コレクタ領域。 出願人代理人 弁理士 鈴 江 武 彦１０−
る種々の工程における半導体の断面図を示す。 １・・・酸化用マスク層、２・・・エミッタ区域、３・
・・ペース区域、４・・・フォトレジストマスク、５・
・・エキストリンシックペース区域、６・・・エツチン
グマスク、７・・・エミッタ領域、８・・・ペース領域
、９・・・エミッタ接点、１θ・・・ペース接点、９− １１・・・窒化シリコン層、１２川シリコン酸化物層、
１３・・・コレクタ領域。 出願人代理人 弁理士 鈴 江 武 彦１０−
Claims (4)
- （１） エミッタ区域を酸化用マスク層部分によって
覆い、その後、ペース区域全体を画定する７オトレジス
トマスクを付着し、その後半導体ウェハに２回のｐ型不
純物イオン注入処理を施し、その一方の工程で露出され
た外側のエキストリンシックペース区域中に比較的低い
加速電圧および比較的高い照射密度でｐ型不純物イオン
をイオン注入し、他方の工程で同じｐ型不純物イオンを
小照射密度で、エミッタ区域を覆っている酸化用マスク
層部分を貫通するような高い加速電圧で露出されたエキ
ストリンシックペース区域および残りの全ペース区域中
にイオン注入し、 フォトレジストマスクを除去し、 エキストリンシックペース区域を酸化用マスク層部分の
エツチングに対して耐えるエツチングマスク層で覆い、 酸化用マスク層部分をエツチングによって除去し、 エミッタ領域の導電型のドーゾ不純物をイオン注入し、 Ｐ−シネ細物を活性化してペース領域およびエミッタ領
域を拡散する工程を具備しているエキストリンシックペ
ース領域がｐ型不純物イオンのイオン注入により形成さ
れ、個々のプレーナトランジスタに分割されるｎ型半導
体ウエノ１に形成されたバイポーラプレーナトランジス
タの製造方法。 - （２） エミッタ領域およびペース領域のそれぞれに
接点が取付けられ、半導体ウエノ・はそれぞれ１対の前
記接点を有する半導体チップに分割される特許請求の範
囲第１項記載の方法。 - （３）酸化用マスク部分はシリコン窒化物であり、エツ
チングマスク層゛はエキストリンシ、ツクペース区域の
半導体表面の熱酸化によって生成される特許請求の範囲
第１項記載の方法。 - （４）半導体ウェハはその一方の表面に高比抵抗半導体
層を備え、その高比抵抗半導体層中にペース領域が形成
される特許請求の範囲第１項乃至第３項の何れか１項記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP83101346.1 | 1983-02-12 | ||
| EP83101346A EP0116654B1 (de) | 1983-02-12 | 1983-02-12 | Verfahren zum Herstellen von bipolaren Planartransistoren |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59149055A true JPS59149055A (ja) | 1984-08-25 |
| JPH0638420B2 JPH0638420B2 (ja) | 1994-05-18 |
Family
ID=8190291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59019523A Expired - Lifetime JPH0638420B2 (ja) | 1983-02-12 | 1984-02-07 | バイポーラプレーナトランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4483738A (ja) |
| EP (1) | EP0116654B1 (ja) |
| JP (1) | JPH0638420B2 (ja) |
| DE (1) | DE3368344D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60258964A (ja) * | 1984-06-06 | 1985-12-20 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6215864A (ja) * | 1985-07-15 | 1987-01-24 | Hitachi Ltd | 太陽電池の製造方法 |
| EP0239652B1 (de) * | 1986-03-22 | 1991-07-24 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor |
| KR890005885A (ko) * | 1987-09-26 | 1989-05-17 | 강진구 | 바이폴라 트랜지스터의 제조방법 |
| USRE38510E1 (en) * | 1987-12-22 | 2004-05-04 | Stmicroelectronics Srl | Manufacturing process for a monolithic semiconductor device comprising at least one transistor of an integrated control circuit and one power transistor integrated on the same chip |
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| IT1217322B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Procedimento di fabbricazione di un dispositivo nonolitico a semiconduttope comprendente almeno un transistor di un circuito integrato di comando e un transistor di rotenza in tegrato nella stessa piastrina |
| IT1217323B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione |
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