KR101870524B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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무네요시 스이타
아키후미 이마이
에이지 야규
히로유키 오카자키
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Abstract

(과제) 재현성이 좋게 전류 붕괴를 억제할 수 있는 반도체 장치 및 그 제조 방법을 얻는다.
(해결 수단) 기판(1)상에 질화물 반도체층(3, 4)이 형성되어 있다. 질화물 반도체층(3, 4)상에 소스 전극(5), 게이트 전극(7) 및 드레인 전극(6)이 형성되어 있다. SiN 표면 보호막(8)이 질화물 반도체층(3, 4)을 덮는다. SiN 표면 보호막(8)의 Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, SiN 표면 보호막을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
GaN은 Si 또는 GaAs보다 높은 절연 파괴 내압을 갖기 때문에, 질화물 반도체 장치(GaN계 트랜지스터)는 고전압ㆍ고출력 동작이 기대되는 디바이스이다. 질화물 반도체 장치의 구조로서 AlGaN/GaN 헤테로 접합 구조가 대표적으로 알려져 있다.
그러나, 질화물 반도체 장치의 동작 전압이 높은 영역에 있어서 고주파 동작시의 전류가 크게 감소하는 전류 붕괴라고 불리는 현상이 생긴다. 전류 붕괴가 생기면, DC 특성으로부터 기대되는 출력 전력이 얻어지지 않기 때문에, 전류 붕괴를 억제할 필요가 있다.
전류 붕괴의 주된 원인으로서, 고전압 동작시에 있어서, AlGaN의 결정, GaN의 결정 내 또는 AlGaN의 표면 등에 형성된 불순물 준위 및 계면 준위에 전자가 일시적으로 포획되어 버려, 전류의 협착(constriction)이 생기고 있다고 생각되고 있다.
표면 보호막에 SiN을 적용함으로써, 전류 붕괴가 대폭 억제되는 것이 알려져 있다(예컨대, 비 특허 문헌 1 참조). 그러나, SiN을 적용한 것만으로 전류 붕괴를 충분히 억제할 수 있는 것은 아니기 때문에, SiN의 조성이나 성막 방법ㆍ조건, 다른 절연막과의 조합 등을 규정한 기술이 개시되어 있다(예컨대, 특허 문헌 1, 2, 3 참조). 특허 문헌 1에서는, 약액의 에칭 레이트를 주된 지표로 한 질소(N) 과잉의 SiN을 이용한다. 한편, 특허 문헌 2, 3에서는, Si/N 비에 주목하여, 실리콘(Si) 과잉 영역의 SiN을 이용한다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 2009-10107호 공보
(특허 문헌 2) 일본 특허 공개 2013-115323호 공보
(특허 문헌 3) 일본 특허 제 4912604호 공보
(비 특허 문헌)
(비 특허 문헌 1) 하세가와 후미오, 요시카와 아키히코 편저, 「와이드 갭 반도체 광ㆍ전자 디바이스」, 모리키타 출판 주식회사, 2006년, p.245-246
그러나, 특허 문헌 1~3에서는, 전류 붕괴를 억제하기 위해 본질적으로 만족시켜야 할 SiN 표면 보호막의 조건이 정해져 있지 않기 때문에, 전류 붕괴 억제의 효과에 대하여 충분한 재현성을 얻을 수 없다고 하는 문제가 있다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 그 목적은 재현성이 좋게 전류 붕괴를 억제할 수 있는 반도체 장치 및 그 제조 방법을 얻는 것이다.
본 발명과 관련되는 반도체 장치는, 기판과, 상기 기판상에 형성된 질화물 반도체층과, 상기 질화물 반도체층상에 형성된 소스 전극, 드레인 전극 및 게이트 전극과, 상기 질화물 반도체층을 덮는 SiN 표면 보호막을 구비하고, 상기 SiN 표면 보호막의 Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801인 것을 특징으로 한다.
본 발명에서는 SiN 표면 보호막의 Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801이다. 이것에 의해, SiN/반도체 계면의 에너지가 감소되기 때문에, 재현성이 좋게 전류 붕괴를 억제할 수 있다.
도 1은 본 발명의 실시의 형태 1과 관련되는 반도체 장치를 나타내는 단면도이다.
도 2는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 3은 전류 붕괴의 지표로서, DC 동작시의 최대 전류값과 펄스 동작시의 최대 전류값의 비율을 나타내는 도면이다.
도 4는 SiN/AlGaN 계면에 있어서의 Al 및 Ga의 내각 준위(inner core level)의 결합 에너지를 비교한 도면이다.
도 5는 본 발명의 실시의 형태 2와 관련되는 반도체 장치를 나타내는 단면도이다.
도 6은 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 단면도이다.
도 7은 본 발명의 실시의 형태 3과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 8은 본 발명의 실시의 형태 3과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 9는 본 발명의 실시의 형태 3과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 10은 본 발명의 실시의 형태 4와 관련되는 반도체 장치를 나타내는 단면도이다.
도 11은 본 발명의 실시의 형태 4와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 12는 본 발명의 실시의 형태 4와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 13은 본 발명의 실시의 형태 5와 관련되는 반도체 장치를 나타내는 단면도이다.
도 14는 본 발명의 실시의 형태 5와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 15는 본 발명의 실시의 형태 5와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 16은 본 발명의 실시의 형태 6과 관련되는 반도체 장치를 나타내는 단면도이다.
도 17은 본 발명의 실시의 형태 6과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 18은 본 발명의 실시의 형태 6과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 19는 본 발명의 실시의 형태 6과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
본 발명의 실시의 형태와 관련되는 반도체 장치에 대하여 도면을 참조하여 설명한다. 동일한 또는 대응하는 구성 요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시의 형태 1.
도 1은 본 발명의 실시의 형태 1과 관련되는 반도체 장치를 나타내는 단면도이다. 이 반도체 장치는 헤테로 구조 전계 효과 트랜지스터이다.
기판(1)상에 버퍼층(2), GaN 채널층(3), 및 AlGaN 배리어층(4)이 차례로 형성되어 있다. 기판(1)은, SiC 기판, 사파이어 기판, 또는 실리콘 기판 등이지만, 그 위에 GaN 채널층(3)을 형성할 수 있으면 어떤 것이더라도 좋다. 버퍼층(2)은 GaN 또는 AlN 등이지만, 그 위에 GaN 채널층(3)을 형성할 수 있으면 어떤 것이더라도 좋다. 예컨대, GaN 채널층(3)을 형성할 수 있으면, 더블 헤테로 구조이더라도 좋다. 반도체 최표면층은 AlGaN 배리어층(4)이지만, InAlN 배리어층이더라도 좋다. 또한, 필요에 따라서, AlGaN 배리어층(4)상에 GaN 캡층을 형성하더라도 좋다.
최표면층인 AlGaN 배리어층(4)상에 소스 전극(5), 드레인 전극(6) 및 게이트 전극(7)이 형성되어 있다. 소스 전극(5) 및 드레인 전극(6)은, 게이트 전극(7)을 사이에 두고 서로 이간하고 있다.
소스 전극(5) 및 드레인 전극(6)이 AlGaN 배리어층(4)에 옴 접합되어 있다. 소스 전극(5) 및 드레인 전극(6)은 대표적으로는 Ti/Al 구조이고, 예컨대 Ti(20㎚)/Al(100㎚)/Ti(40㎚)/Au(30㎚)를 형성하고, 600℃ 이상의 어닐링 처리를 행하는 것에 의해 옴 접합이 얻어진다. 그 외 필요에 따라서, 임의의 전극 구조 및 옴 형성 프로세스를 적용하는 것이 가능하다.
게이트 전극(7)이 AlGaN 배리어층(4)에 쇼트키 접합되어 MES(Metal-Semiconductor) 구조가 형성되어 있다. 게이트 전극(7)은 대표적으로는 Ni/Au 구조이고, 예컨대 Ni(50㎚)/Au(300㎚)를 증착 혹은 스퍼터링 리프트오프 프로세스를 이용하여 형성한다. 그 외 필요에 따라서, 쇼트키 장벽이 높은 Pt 혹은 Pd계 전극 재료 등도 적용할 수 있다.
SiN 표면 보호막(8)이 AlGaN 배리어층(4)을 덮는다. AlGaN 배리어층(4)과 SiN 표면 보호막(8)이 직접 접하여 계면을 형성한다. SiN 표면 보호막(8)의 Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801이다.
계속하여, 본 실시의 형태와 관련되는 반도체 장치의 제조 방법을 설명한다. 도 2는 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
우선, 도 2에 나타내는 바와 같이, 반절연성 SiC의 기판(1)상에, GaN 또는 AlN으로 이루어지는 버퍼층(2)을 형성한다. 다음으로, 버퍼층(2)상에 GaN 채널층(3) 및 AlGaN 배리어층(4)을 차례로 형성한다(AlGaN/GaN 구조). 다음으로, AlGaN 배리어층(4)상에, Ti(20㎚)/Al(100㎚)/Ti(40㎚)/Au(30㎚)로 이루어지는 소스 전극(5) 및 드레인 전극(6)과, Ni(50㎚)/Au(300㎚)로 이루어지는 게이트 전극(7)을 형성한다.
다음으로, 도 1에 나타내는 바와 같이, AlGaN 배리어층(4)의 표면을 덮도록 SiN 표면 보호막(8)을 형성한다. SiN 표면 보호막(8)의 막 두께는 예컨대 80㎚로 한다. SiN 표면 보호막(8)의 성막 방법으로서는, 예컨대 성막시의 가스 유량의 조정 자유도가 높은 ECR(Electron Cyclotron Resonance) 스퍼터링법을 이용한다. 성막시 가스 유량 조건은, 스토이키오메트릭(stoichiometric) Si3N4막을 성막하기 위한 가스 유량을 기준으로 했을 때에, 예컨대, N2 가스 유량만을 90%로 한다. 이것에 의해, Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801의 범위에 들어가는 SiN, 다시 말해, 고체로서 Si 과잉의 SiN 표면 보호막(8)을 형성할 수 있다. 이상의 공정에 의해 본 실시의 형태와 관련되는 반도체 장치가 얻어진다.
여기서, 전류 붕괴 억제를 목적으로 SiN 표면 보호막(8)에 주목하면, SiN과 반도체 표면의 계면에서 형성되는 전자 구조가, 그 영역의 특성을 주로 지배하고 있어, 본질적으로 중요하다고 생각된다. 예컨대, 최표면층이 AlGaN층인 계를 생각한 경우, SiN/AlGaN 계면의 기본적인 전자 구조를 형성하고 있는 것은, 고체로서의 SiN과 AlGaN이 대부분이다. 그러나, 실제의 계에 있어서는, 성막 방법/조건에 의존하여 SiN의 형성 이외에 기여하는 Si 및 N, 이른바 불순물과 결합하는 Si 및 N이 생기고, 또한 그것들이 불순물 준위 및 계면 준위를 형성할 수 있게 된다. 따라서, 함유비로 규정된 SiN을 형성한 것만으로는, 고체로서의 SiN의 형성에 기여하는 Si 및 N을 규정할 수 없고, SiN/AlGaN 계면의 전자 구조까지는 재현할 수 없다.
여기서 주목해야 할 점은, 불순물 준위 및 계면 준위에 유한한 수명으로 전자가 포획됨으로써 전류 붕괴가 생기고 있다고 생각되는 점이다. 이들 준위는, 바이어스가 없는 상태에서는 전자로 채워지지 않고, 또한 높은 바이어스 인가시에 전자가 여기될 수 있는 에너지 범위에 위치하고 있다. 이 때문에, 높은 바이어스 인가에 수반하여 유한한 수명으로 전자가 포획된다고 추정할 수 있다. 한편, 이들 준위의 저감은 현실적으로 한계가 있다. 그래서, 발명자는, 이들 준위가 바이어스가 없는 상태에서도 전자가 존재할 수 있는 에너지 위치, 다시 말해 계의 에너지를 감소시킴으로써, 전류 붕괴가 억제된다고 생각했다. 이와 같이, 전자 구조의 관점에서 실험과 검증을 행한 결과, Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801인 SiN을 적용함으로써, SiN/반도체 계면에 있어서의 계의 에너지가 감소되어, 전류 붕괴를 억제할 수 있는 것을 찾아냈다.
도 3은 전류 붕괴의 지표로서, DC 동작시의 최대 전류값과 펄스 동작시의 최대 전류값의 비율을 나타내는 도면이다. Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 Si 과잉일수록 최대 전류값의 비율이 높아지는 것을 알 수 있다.
한편, Si 결핍의 범위, 즉 Si/N이 0.751보다 작은 경우는, 최대 전류값의 비율이 현저하게 저하하는 것을 알 수 있다. 다시 말해, Si/N이 0.751보다 작은 경우는 전류 붕괴 현상이 현저해진다. 이 때문에, 원래, 전류 붕괴 현상의 억제를 위해 SiN을 적용하고 있는 것을 감안하면, Si 결핍의 범위는 적용 범위로서 부적합한 것을 알 수 있다.
도 4는 SiN/AlGaN 계면에 있어서의 Al 및 Ga의 내각 준위의 결합 에너지를 비교한 도면이다. Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 Si 과잉이 됨으로써, Al과 Ga의 내각 준위가 고결합 에너지측으로 시프트하고 있어, SiN/AlGaN 계면의 계의 에너지가 감소되는 것을 알 수 있다.
그러나, SiN은 Si 과잉이 됨에 따라 굴절률이 높아지는 경향이 있고, 웨이퍼면 내에서 막 벗겨짐이 생기기 쉬워지기 때문에, 부적합하다. 이 때문에, 도 3 및 도 4와 같이, 실험을 통해 소자 특성의 확인이 될 수 있고, 현실적으로 작성 가능한 범위를 고려하면, Si-N 결합을 이루는 Si와 N의 구성비 Si/N은 0.801이 상한 레벨이다.
이들 결과에서, Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801, 다시 말해 고체로서 Si 과잉인 SiN을 적용하는 것에 의해, SiN/질화물 반도체 계면의 계의 에너지를 저하시켜, 전류 붕괴 억제의 효과를 얻을 수 있는 것을 알 수 있다.
이상 설명한 바와 같이, 본 실시의 형태에서는 SiN 표면 보호막(8)의 Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801이다. 이것에 의해, SiN/AlGaN 계면의 에너지가 감소되기 때문에, 재현성이 좋게 전류 붕괴를 억제할 수 있다. 또한, 전류 붕괴의 억제에 수반하여 고주파 고출력화를 도모할 수 있다.
실시의 형태 2.
도 5는 본 발명의 실시의 형태 2와 관련되는 반도체 장치를 나타내는 단면도이다. SiN 표면 보호막(8)에 비하여 밴드 갭이 큰 Al2O3 절연막(9)이 SiN 표면 보호막(8)상에 마련되어 있다. SiN 표면 보호막(8)의 Si-N 결합을 이루는 Si와 N의 구성비 Si/N은 실시의 형태 1과 마찬가지로 0.751~0.801이다. SiN 표면 보호막(8)의 막 두께는 예컨대 80㎚, Al2O3 절연막(9)의 막 두께는 예컨대 50㎚이다. 그 외의 구성은 실시의 형태 1과 마찬가지이다.
계속하여, 본 실시의 형태와 관련되는 반도체 장치의 제조 방법을 설명한다. 우선, 기판(1)상에 버퍼층(2), GaN 채널층(3) 및 AlGaN 배리어층(4)을 차례로 형성한다. 다음으로, AlGaN 배리어층(4)상에 소스 전극(5), 드레인 전극(6), 및 게이트 전극(7)을 형성한다. 이들의 제조 방법은 실시의 형태 1과 마찬가지이다.
다음으로, 도 1에 나타내는 바와 같이, AlGaN 배리어층(4)의 표면을 덮도록 SiN 표면 보호막(8)(예컨대 80㎚)을 형성한다. 다음으로, SiN 표면 보호막(8)상에 Al2O3 절연막(9)(예컨대 50㎚)을 형성한다. SiN 표면 보호막(8) 및 Al2O3 절연막(9)의 성막 방법으로서는, 예컨대 ECR-스퍼터링법, 또는 막 두께 제어성이 우수한 ALD(Atomic Layer Deposition)법을 이용한다. 이것에 의해, Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801인 SiN 표면 보호막(8)을 형성하고, SiN 표면 보호막(8)보다 밴드 갭이 큰 Al2O3 절연막(9)을 형성할 수 있다.
이상 설명한 바와 같이, 본 실시의 형태에서는 SiN 표면 보호막(8)에 비하여 밴드 갭이 큰 Al2O3 절연막(9)이 SiN 표면 보호막(8)상에 형성되어 있다. 이것에 의해, SiN 표면 보호막(8)의 에너지를 증가시키지 않고서, SiN보다 높은 절연 파괴 내압을 갖는 표면 보호막을 형성할 수 있다. 이것에 의해, 전류 붕괴의 억제 효과를 확보하면서, SiN만을 적용한 경우보다 높은 절연 파괴 내압을 얻을 수 있다. 따라서, 실시의 형태 1보다 반도체 장치의 신뢰성을 향상시킬 수 있다.
또, 본 실시의 형태에서는, 표면 보호막이 2층(SiN 표면 보호막(8) 및 Al2O3 절연막(9))을 적층하여 형성되는 경우에 대하여 설명했지만, 이것으로 한정하는 것이 아니고, 3층 이상이더라도 좋다. 이 경우, 전류 붕괴의 억제 효과를 얻기 위해서는, 최하층이 Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801인 SiN 표면 보호막(8)이고, 최하층 이외의 층이 최하층보다 밴드 갭이 큰 절연막이면 된다.
실시의 형태 3.
도 6은 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 단면도이다. 게이트 전극(7)의 일부가 SiN 표면 보호막(8)상에 배치되어 필드 플레이트 구조가 형성되어 있다. 구체적으로는, SiN 표면 보호막(8)은, AlGaN 배리어층(4)의 표면을 덮도록 형성되고, 또한 게이트 전극(7)을 형성해야 할 부분에 개구를 갖고 있다. 게이트 전극(7)은 SiN 표면 보호막(8)의 개구를 충전하고, 또한 일부가 SiN 표면 보호막(8)을 덮도록 형성되어 있다. 게이트 전극(7)은 Ni(50㎚)/Au(300㎚)로 이루어진다. 그 외의 구성은 실시의 형태 1과 마찬가지이다.
계속하여, 본 실시의 형태와 관련되는 반도체 장치의 제조 방법을 설명한다. 도 7~9는 본 발명의 실시의 형태 3과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
우선, 도 7에 나타내는 바와 같이, 기판(1)상에 버퍼층(2), GaN 채널층(3), 및 AlGaN 배리어층(4)을 차례로 형성하고, AlGaN 배리어층(4)상에 소스 전극(5) 및 드레인 전극(6)을 형성한다. 이들의 제조 방법은 실시의 형태 1과 마찬가지이다. 또, 이 시점에서는 게이트 전극(7)을 형성하지 않는다.
다음으로, 도 8에 나타내는 바와 같이, AlGaN 배리어층(4)의 표면을 덮도록 SiN 표면 보호막(8)(예컨대 80㎚)을 형성한다. 게이트 전극(7)을 형성해야 할 부분에 있어서 리소그래피 및 드라이 에칭을 이용하여 SiN 표면 보호막(8)에 개구(10)(게이트 개구 패턴)를 형성한다. 다음으로, 도 9에 나타내는 바와 같이, 게이트 전극(7)을 형성하기 위한 패턴(11)을 SiN 표면 보호막(8)의 개구부에 맞추어 리소그래피법에 의해 형성한다.
다음으로, 실시의 형태 1과 마찬가지의 Ni(50㎚)/Au(300㎚)를 이용하여 증착 리프트오프법을 적용하는 것에 의해 개구(10) 내와 SiN 표면 보호막(8)상에 게이트 전극(7)을 형성한다. 이 결과, 도 6에 나타내는 바와 같이 게이트 전극(7)의 일부를 SiN 표면 보호막(8)상에 배치하여 필드 플레이트 구조를 형성한다.
이상 설명한 바와 같이, 본 실시의 형태에서는, 실시의 형태 1과 마찬가지로 전류 붕괴 억제 효과를 얻으면서, 필드 플레이트 구조에 의해 전계 집중이 완화된다. 이 때문에, 전계 집중에 동반하는 불순물 준위 및 계면 준위로의 전자의 포획을 억제하고, 또한 그들 준위를 통한 역방향 리크 전류를 억제할 수 있다. 즉, 본 실시의 형태에 의해 전류 붕괴의 억제 효과를 더 높이고, 또한 역방향 리크 전류를 억제할 수 있기 때문에, 실시의 형태 1보다 전기 특성 및 신뢰성을 향상시킬 수 있다.
또, 본 실시의 형태에서는 표면 보호막이 1층인 경우에 대하여 설명했지만, 이것에 한하지 않고 실시의 형태 2와 같이 표면 보호막은 복수 층을 적층한 것이더라도 좋다. 이 경우, 전류 붕괴의 억제 효과를 얻기 위해서는, 최하층이 Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801인 SiN 표면 보호막(8)이고, 최하층 이외의 층이 최하층보다 밴드 갭이 큰 절연막이면 된다.
실시의 형태 4.
도 10은 본 발명의 실시의 형태 4와 관련되는 반도체 장치를 나타내는 단면도이다. 게이트 전극(7)이 SiN 표면 보호막(8)상에 형성되어, 게이트 전극(7), SiN 표면 보호막(8), 및 AlGaN 배리어층(4)(질화물 반도체층)에 의해 MIS(Metal-Insulator-Semiconductor) 구조가 형성되어 있다. 즉, SiN 표면 보호막(8)은, 반도체 장치의 표면을 보호하는 기능과, MIS 구조에 있어서의 절연막으로서의 기능을 겸비하고 있다. SiN 표면 보호막(8)의 막 두께는 예컨대 5㎚이다. 게이트 전극(7)은 Ni(50㎚)/Au(300㎚)로 이루어진다. 그 외의 구성은 실시의 형태 1과 마찬가지이다.
계속하여, 본 실시의 형태와 관련되는 반도체 장치의 제조 방법을 설명한다. 도 11, 12는 본 발명의 실시의 형태 4와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
우선, 도 11에 나타내는 바와 같이, 기판(1)상에 버퍼층(2), GaN 채널층(3), 및 AlGaN 배리어층(4)을 차례로 형성하고, AlGaN 배리어층(4)상에 소스 전극(5) 및 드레인 전극(6)을 형성한다. 이들의 제조 방법은 실시의 형태 1과 마찬가지이다. 또, 이 시점에서는 게이트 전극(7)을 형성하지 않는다. 다음으로, AlGaN 배리어층(4), 소스 전극(5), 및 드레인 전극(6)의 표면을 덮도록 SiN 표면 보호막(8)(예컨대 5㎚)을 형성한다.
다음으로, 도 12에 나타내는 바와 같이, SiN 표면 보호막(8)상에, 게이트 전극(7)을 형성하기 위한 패턴(12)을 리소그래피법에 의해 형성한다. 다음으로, 패턴(12)에 대하여, 실시의 형태 1과 마찬가지의 Ni(50㎚)/Au(300㎚)를 이용하여 증착 리프트오프법을 적용하는 것에 의해 게이트 전극(7)을 형성한다. 이 결과, 도 10에 나타내는 바와 같이 MIS 구조를 갖는 반도체 장치가 얻어진다.
MIS 구조를 갖는 반도체 장치에서는, MES 구조로 게이트 전극(7)이 형성되는 질화물 반도체 표면의 영역에도 표면 보호막이 형성된다. 이 때문에, 표면 보호막/질화물 반도체 표면의 계면에 기인한 전류 붕괴가 보다 지배적이다. 또한, MIS 구조를 갖는 반도체 장치는, 그 구조 때문에 MES 구조의 반도체 장치에 비하여 역방향 리크 전류가 적고, 신뢰성이 높은 구조이다. 따라서, 본 실시의 형태에 의해, MIS 구조의 반도체 장치에 있어서 신뢰성을 확보하면서, 전류 붕괴 억제의 효과를 얻을 수 있다.
실시의 형태 5.
도 13은 본 발명의 실시의 형태 5와 관련되는 반도체 장치를 나타내는 단면도이다. SiN 표면 보호막(8)에 비하여 밴드 갭이 큰 Al2O3 절연막(9)이 SiN 표면 보호막(8)상에 마련되어 있다. SiN 표면 보호막(8)의 Si-N 결합을 이루는 Si와 N의 구성비 Si/N은 0.751~0.801이다. SiN 표면 보호막(8)의 막 두께는 예컨대 5㎚, Al2O3 절연막(9)의 막 두께는 예컨대 5㎚이다. 게이트 전극(7)이 실시의 형태 4와 마찬가지로 SiN 표면 보호막(8)상에 형성되어 있다. 게이트 전극(7)은 실시의 형태 4와 마찬가지로 Ni(50㎚)/Au(300㎚)로 이루어진다. 그 외의 구성은 실시의 형태 4와 마찬가지이다.
계속하여, 본 실시의 형태와 관련되는 반도체 장치의 제조 방법을 설명한다. 도 14, 15는 본 발명의 실시의 형태 5와 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
우선, 실시의 형태 4와 마찬가지로 기판(1)상에 버퍼층(2), GaN 채널층(3), 및 AlGaN 배리어층(4)을 차례로 형성하고, AlGaN 배리어층(4)상에 소스 전극(5) 및 드레인 전극(6)을 형성한다. 또, 이 시점에서는 게이트 전극(7)을 형성하지 않는다.
다음으로, 도 14에 나타내는 바와 같이, AlGaN 배리어층(4)의 표면을 덮도록 SiN 표면 보호막(8)(예컨대 5㎚)을 형성한다. 다음으로, SiN 표면 보호막(8)상에 Al2O3 절연막(9)(예컨대 5㎚)을 형성한다. SiN 표면 보호막(8) 및 Al2O3 절연막(9)의 성막 방법으로서, 예컨대 ECR-스퍼터링법, 또는 막 두께 제어성이 우수한 ALD법을 이용한다.
다음으로, 도 15에 나타내는 바와 같이, Al2O3 절연막(9)상에, 게이트 전극(7)을 형성하기 위한 패턴(13)을 리소그래피법에 의해 형성한다. 다음으로, 패턴(13)에 대하여, 실시의 형태 4와 마찬가지의 Ni(50㎚)/Au(300㎚)를 이용하여 증착 리프트오프법을 적용하는 것에 의해 게이트 전극(7)을 형성한다. 이 결과, 도 13에 나타내는 바와 같이 MIS 구조를 갖는 반도체 장치가 얻어진다.
이상 설명한 바와 같이, 본 실시의 형태에서는 SiN 표면 보호막(8)에 비하여 밴드 갭이 큰 Al2O3 절연막(9)이 SiN 표면 보호막(8)상에 형성되어 있다. 이것에 의해, 전류 붕괴의 억제 효과를 확보하면서, SiN만을 적용한 경우보다 높은 절연 파괴 내압을 얻을 수 있다. 또한, 실시의 형태 4와 마찬가지로, MIS 구조의 반도체 장치에 있어서 신뢰성을 확보하면서, 전류 붕괴 억제의 효과를 얻을 수 있다.
또, 본 실시의 형태에서는, 표면 보호막이 2층(SiN 표면 보호막(8) 및 Al2O3 절연막(9))을 적층하여 형성되는 경우에 대하여 설명했지만, 이것에 한하는 것이 아니고, 3층 이상이더라도 좋다. 이 경우, 전류 붕괴의 억제 효과를 얻기 위해서는, 최하층이 Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801인 SiN 표면 보호막(8)이고, 최하층 이외의 층이 최하층보다 밴드 갭이 큰 절연막이면 된다.
실시의 형태 6.
도 16은 본 발명의 실시의 형태 6과 관련되는 반도체 장치를 나타내는 단면도이다. 게이트 전극(7)이 SiN 표면 보호막(8)상에 형성되어, 게이트 전극(7), SiN 표면 보호막(8), 및 AlGaN 배리어층(4)(질화물 반도체층)에 의해 MIS 구조가 형성되어 있다. 또한, SiN 표면 보호막(8)에 비하여 밴드 갭이 큰 Al2O3 절연막(9)이 SiN 표면 보호막(8)상에 마련되어 있다. SiN 표면 보호막(8)의 Si-N 결합을 이루는 Si와 N의 구성비 Si/N은 0.751~0.801이다. SiN 표면 보호막(8)의 막 두께는 예컨대 5㎚, Al2O3 절연막(9)의 막 두께는 예컨대 5㎚이다.
Al2O3 절연막(9)에는, 게이트 전극(7)을 형성해야 할 부분에 개구가 형성되어 있다. 게이트 전극(7)은 Al2O3 절연막(9)의 개구를 충전하고, 또한 일부가 Al2O3 절연막(9)을 덮도록 형성되어 있다. 게이트 전극(7)은 Ni(50㎚)/Au(300㎚)로 이루어진다. 이와 같이 게이트 전극(7)의 일부가 Al2O3 절연막(9)상에 배치되어 필드 플레이트 구조가 형성되어 있다. 그 외의 구성은 실시의 형태 5와 마찬가지이다.
계속하여, 본 실시의 형태와 관련되는 반도체 장치의 제조 방법을 설명한다. 도 17~19는 본 발명의 실시의 형태 6과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
우선, 실시의 형태 5와 마찬가지로 기판(1)상에 버퍼층(2), GaN 채널층(3), 및 AlGaN 배리어층(4)을 차례로 형성하고, AlGaN 배리어층(4)상에 소스 전극(5) 및 드레인 전극(6)을 형성한다. 또, 이 시점에서는 게이트 전극(7)을 형성하지 않는다.
다음으로, 도 17에 나타내는 바와 같이, AlGaN 배리어층(4)의 표면을 덮도록 SiN 표면 보호막(8)(예컨대 5㎚)을 형성한다. 다음으로, SiN 표면 보호막(8)상에 Al2O3 절연막(9)(예컨대 5㎚)을 형성한다. SiN 표면 보호막(8) 및 Al2O3 절연막(9)의 성막 방법으로서, 예컨대 ECR-스퍼터링법, 또는 막 두께 제어성이 우수한 ALD법을 이용한다.
다음으로, 도 18에 나타내는 바와 같이, 게이트 전극(7)을 형성해야 할 부분에 있어서 리소그래피 및 드라이 에칭을 이용하여 Al2O3 절연막(9)에 개구(14)(게이트 개구 패턴)를 형성한다. Al2O3 절연막(9)에 개구(14)를 형성하는 방법으로서는, 염소 가스, 메탄 가스, 혹은 아르곤 가스를 이용한 드라이 에칭, 또는 강알칼리성의 현상액을 이용한 웨트 에칭 등에 의한 방법이 있다.
다음으로, 도 19에 나타내는 바와 같이, Al2O3 절연막(9)상에, 게이트 전극(7)을 형성하기 위한 패턴(15)을 리소그래피법에 의해 형성한다. 다음으로, 패턴(15)에 대하여, 실시의 형태 5와 마찬가지의 Ni(50㎚)/Au(300㎚)를 이용하여 증착 리프트오프법을 적용하는 것에 의해 개구(14) 내와 Al2O3 절연막(9)상에 게이트 전극(7)을 형성한다. 이 결과, 도 16에 나타내는 바와 같이 MIS 구조 및 필드 플레이트 구조를 갖는 반도체 장치가 얻어진다.
이상 설명한 바와 같이, 본 실시의 형태에 의하면 실시의 형태 5의 효과에 더하여, 필드 플레이트 구조에 의한 전류 붕괴 억제의 효과와 신뢰성 향상의 효과를 얻을 수 있다.
또, 본 실시의 형태에서는, 표면 보호막이 2층(SiN 표면 보호막(8) 및 Al2O3 절연막(9))을 적층하여 형성되는 경우에 대하여 설명했지만, 이것에 한하는 것이 아니고, 3층 이상이더라도 좋다. 이 경우, 전류 붕괴의 억제 효과를 얻기 위해서는, 최하층이 Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801인 SiN 표면 보호막(8)이고, 최하층 이외의 층이 최하층보다 밴드 갭이 큰 절연막이면 된다.
또, 본 발명의 범위 내에 있어서, 각 실시의 형태를 자유롭게 조합하는 것, 각 실시의 형태를 적당히, 변형, 생략하는 것이 가능하다.
1 : 기판
3 : GaN 채널층(질화물 반도체층)
4 : AlGaN 배리어층(질화물 반도체층)
5 : 소스 전극
6 : 드레인 전극
7 : 게이트 전극
8 : SiN 표면 보호막
9 : 절연막
10, 14 : 개구

Claims (16)

  1. 기판과,
    상기 기판상에 형성된 질화물 반도체층과,
    상기 질화물 반도체층상에 형성된 소스 전극, 드레인 전극 및 게이트 전극과,
    상기 질화물 반도체층을 덮는 SiN 표면 보호막
    을 구비하고,
    상기 SiN 표면 보호막은 Si-N 결합을 이루는 Si 및 N과, 불순물 준위 또는 계면 준위에 결합된 다른 Si 및 N을 갖고,
    상기 Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801인
    것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 질화물 반도체층은, GaN 채널층과, 상기 GaN 채널층상에 형성된 AlGaN 배리어층을 갖고,
    상기 AlGaN 배리어층과 상기 SiN 표면 보호막이 직접 접하여 계면을 형성하고,
    상기 반도체 장치는 헤테로 구조 전계 효과 트랜지스터인
    것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극이 상기 질화물 반도체층에 쇼트키 접합되어 MES(Metal-Semiconductor) 구조가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 SiN 표면 보호막상에 마련되고, 상기 SiN 표면 보호막에 비하여 밴드 갭이 큰 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극의 일부가 상기 SiN 표면 보호막상에 배치되어 필드 플레이트 구조가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극이 상기 SiN 표면 보호막상에 형성되어 MIS(Metal-Insulator-Semiconductor) 구조가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 SiN 표면 보호막상에 마련되고, 상기 SiN 표면 보호막에 비하여 밴드 갭이 큰 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 게이트 전극의 일부가 상기 절연막상에 배치되어 필드 플레이트 구조가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 기판상에 질화물 반도체층을 형성하는 공정과,
    상기 질화물 반도체층상에 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 공정과,
    상기 질화물 반도체층을 덮는 SiN 표면 보호막을 형성하는 공정
    을 구비하고,
    상기 SiN 표면 보호막은 Si-N 결합을 이루는 Si 및 N과, 불순물 준위 또는 계면 준위에 결합된 다른 Si 및 N을 갖고,
    상기 Si-N 결합을 이루는 Si와 N의 구성비 Si/N이 0.751~0.801인
    것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 질화물 반도체층으로서 GaN 채널층 및 AlGaN 배리어층을 차례로 형성하고,
    상기 AlGaN 배리어층과 상기 SiN 표면 보호막이 직접 접하여 계면을 형성하고,
    상기 반도체 장치는 헤테로 구조 전계 효과 트랜지스터인
    것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 게이트 전극을 상기 질화물 반도체층에 쇼트키 접합시켜 MES(Metal-Semiconductor) 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 SiN 표면 보호막상에, 상기 SiN 표면 보호막에 비하여 밴드 갭이 큰 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.

  13. 제 9 항 또는 제 10 항에 있어서,
    상기 SiN 표면 보호막에 개구를 형성하는 공정과,
    상기 개구 내와 상기 SiN 표면 보호막상에 상기 게이트 전극을 형성하는 공정
    을 구비하고,
    상기 게이트 전극의 일부를 상기 SiN 표면 보호막상에 배치하여 필드 플레이트 구조를 형성하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 9 항 또는 제 10 항에 있어서,
    상기 게이트 전극을 상기 SiN 표면 보호막상에 형성하여 MIS(Metal-Insulator-Semiconductor) 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 SiN 표면 보호막상에, 상기 SiN 표면 보호막에 비하여 밴드 갭이 큰 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 절연막에 개구를 형성하는 공정과,
    상기 개구 내와 상기 절연막상에 상기 게이트 전극을 형성하는 공정
    을 구비하고,
    상기 게이트 전극의 일부를 상기 절연막상에 배치하여 필드 플레이트 구조를 형성하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
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