JP2023019923A - 半導体装置、半導体装置の製造方法及び電子装置 - Google Patents

Abstract

【課題】オフリーク電流が抑えられた、高性能の半導体装置を実現する。【解決手段】半導体装置１Ａは、窒化物半導体を含むバッファ層１０、チャネル層２０及びバリア層３０を有する。バッファ層１０は、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有し、面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少する、傾斜Ａｌ組成を有する。チャネル層２０は、バッファ層１０の面１０ｂ側に設けられる。バリア層３０は、チャネル層２０の、バッファ層１０側とは反対側の面２０ａに設けられる。チャネル層２０の、バリア層３０との接合界面近傍に、２ＤＥＧ１ａが生成される。傾斜Ａｌ組成のバッファ層１０は、ｐ型半導体性を発現する。このバッファ層１０により、バンドが押し上げられ、閾値電圧が高められて、オフリーク電流が低減される。これにより、電力効率の高い、高性能の半導体装置１Ａが実現される。【選択図】図５

Description

本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。

窒化物半導体を用いた半導体装置が知られている。例えば、窒化物半導体基板と、その上に形成されるバッファ層、チャネル層及び電子供給層を含むエピタキシャル成長層とを含むヘテロ接合電界効果トランジスタが知られている。このヘテロ接合電界効果トランジスタに関し、窒化物半導体基板とバッファ層との界面に、そこに偏析するドナー型不純物を補償するアクセプタ型不純物を、ドナー型不純物と所定の濃度関係で導入し、バッファリーク電流及び電流コラプスを抑える技術が知られている。

また、基板上に形成されるバッファ層、チャネル層及び障壁層を備える、窒化物ベースの高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。このＨＥＭＴに関し、バッファ層とチャネル層との間に、ｐ型ドーパントをドープされた正孔供給源層と、それに近接した、ｎ型ドーパントをドープされた電子供給源層とを備えるエネルギー障壁を設け、チャネル層へのキャリアの閉じ込めを改善する技術が知られている。

国際公開第２０１７／２２１５３２号パンフレット 国際公開第２００５／０８３７９３号パンフレット

窒化物半導体を用いたＨＥＭＴを備える半導体装置では、窒化物半導体のチャネル層上に、よりバンドギャップの大きい窒化物半導体のバリア層を設ける構造が採用される。バリア層の自発分極、バリア層とチャネル層との格子定数差に起因した歪みによって発生するピエゾ分極により、チャネル層に二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）が生成される。バリア層側に、ソース電極及びドレイン電極、並びにそれらの間に位置するゲート電極が設けられ、それらに所定の電圧が供給されて、半導体装置のトランジスタ機能が実現される。

このような半導体装置に関し、ゲート電極直下のチャネル層に生成される２ＤＥＧを低減して閾値電圧を高め、オフリーク電流の発生を抑える技術が知られている。しかし、これまでの技術では、強い分極電界のために、ゲート電極直下のチャネル層に生成される２ＤＥＧが十分に低減されず、閾値電圧が高められない場合があった。そのため、オフリーク電流が十分に抑えられず、高性能の半導体装置が得られないことがあった。或いは、オフリーク電流を抑える技術を採用することで、オン抵抗の悪化等、半導体装置の他の性能が劣化してしまう場合があった。

１つの側面では、本発明は、オフリーク電流が抑えられた、高性能の半導体装置を実現することを目的とする。

１つの態様では、第１面と、前記第１面とは反対側の第２面とを有し、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する第１窒化物半導体を含み、前記第１面側から前記第２面側に向かって、Ａｌ組成が減少するバッファ層と、前記バッファ層の前記第２面側に設けられ、第２窒化物半導体を含むチャネル層と、前記チャネル層の、前記バッファ層側とは反対側に設けられ、第３窒化物半導体を含む第１バリア層とを有する半導体装置が提供される。

また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。

１つの側面では、オフリーク電流が抑えられた、高性能の半導体装置を実現することが可能になる。

半導体装置の例を示す図である。 半導体装置の別の例を示す図である。 第１の実施の形態に係る半導体装置の一例について説明する図である。 窒化物半導体のＡｌ組成と自発分極の関係について説明する図（その１）である。 第１の実施の形態に係る半導体装置の一例のバンド構造について説明する図である。 第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。 第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。 第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。 第２の実施の形態に係る半導体装置の一例について説明する図である。 窒化物半導体のＡｌ組成と自発分極の関係について説明する図（その２）である。 第２の実施の形態に係る半導体装置の一例のバンド構造について説明する図である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。 第３の実施の形態に係る半導体装置の一例について説明する図である。 第３の実施の形態に係る半導体装置の一例のバンド構造について説明する図である。 第３の実施の形態に係る半導体装置の形成方法の一例について説明する図である。 第４の実施の形態に係る半導体装置の一例について説明する図である。 第４の実施の形態に係る半導体装置の形成方法の一例について説明する図である。 第４の実施の形態に係る半導体装置の形成方法の別の例について説明する図である。 第５の実施の形態に係る半導体パッケージの一例について説明する図である。 第６の実施の形態に係る力率改善回路の一例について説明する図である。 第７の実施の形態に係る電源装置の一例について説明する図である。 第８の実施の形態に係る増幅器の一例について説明する図である。

窒化物半導体を用いた半導体装置は、高い飽和電子速度やワイドバンドギャップ等の特徴を利用し、高耐圧、高出力デバイスとしての開発が行われている。窒化物半導体を用いた半導体装置としては、電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）、例えば、ＨＥＭＴについての報告が数多くなされている。ＨＥＭＴの１つとして、ＡｌＧａＮ（アルミニウムガリウムナイトライド）層をバリア層（「電子供給層」とも称される）として用い、ＧａＮ（ガリウムナイトライド）層をチャネル層（「電子走行層」とも称される）として用いたＨＥＭＴが知られている。

このようなＨＥＭＴでは、ＡｌＧａＮ層の自発分極、及びＧａＮ層との格子定数差に起因した歪みによってＡｌＧａＮ層に発生するピエゾ分極により、ＡｌＧａＮ層との接合界面近傍のＧａＮ層に二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）が生成される。ＡｌＧａＮ層側に、ソース電極及びドレイン電極、並びにそれらの間に位置するゲート電極が設けられ、それらに所定の電圧が供給されて、トランジスタ機能が実現される。ＧａＮ系窒化物半導体を用いたＨＥＭＴは、通信向け高出力増幅器等への応用が期待されている。

このような半導体装置に関し、ゲート電極直下のチャネル層に生成される２ＤＥＧを低減して閾値電圧を高め、オフリーク電流の発生を抑える技術が知られている。
図１は半導体装置の例を示す図である。図１（Ａ）には、半導体装置の第１の例の要部断面図を模式的に示している。図１（Ｂ）には、半導体装置の第２の例の要部断面図を模式的に示している。

図１（Ａ）に示す半導体装置１００Ａは、ＨＥＭＴの一例である。半導体装置１００Ａは、窒化物半導体が用いられたチャネル層１０１と、チャネル層１０１上に設けられ、窒化物半導体が用いられたバリア層１０２とを有する。例えば、チャネル層１０１にはＧａＮが用いられ、バリア層１０２にはＡｌＧａＮが用いられる。バリア層１０２との接合界面近傍のチャネル層１０１に２ＤＥＧ１０３が生成される。半導体装置１００Ａは更に、バリア層１０２上に設けられたキャップ層１０４Ａと、キャップ層１０４Ａ上に設けられたゲート電極１０５と、バリア層１０２上に設けられたソース電極１０６及びドレイン電極１０７とを有する。キャップ層１０４Ａにはｐ型窒化物半導体、例えば、ｐ型不純物としてＭｇ（マグネシウム）を含有したＧａＮ（ｐ－ＧａＮ）が用いられる。このようなキャップ層１０４Ａ上に、ゲート電極１０５が設けられ、ゲート電極１０５の両側のバリア層１０２上に、ソース電極１０６及びドレイン電極１０７が設けられる。ゲート電極１０５、ソース電極１０６及びドレイン電極１０７には、金属が用いられる。

例示の半導体装置１００Ａは、ｐ－ＧａＮのキャップ層１０４Ａの固定電荷により、ゲート電極１０５直下のチャネル層１０１とバリア層１０２との接合界面のバンドを押し上げ、２ＤＥＧ１０３の生成を抑えようとするものである。

また、図１（Ｂ）に示す半導体装置１００Ｂは、ＨＥＭＴの一例である。半導体装置１００Ｂは、バリア層１０２上に設けられたキャップ層１０４ＢにＩｎＧａＮ（インジウムガリウムナイトライド）が用いられる点で、上記半導体装置１００Ａと相違する。

例示の半導体装置１００Ｂにおいて、ＡｌＧａＮのバリア層１０２上に設けられるＩｎＧａＮのキャップ層１０４Ｂは、圧縮ひずみを有する。半導体装置１００Ｂは、この圧縮歪みに起因してキャップ層１０４Ｂに発生するピエゾ分極により、ゲート電極１０５直下のチャネル層１０１とバリア層１０２との接合界面のバンドを押し上げ、２ＤＥＧ１０３の生成を抑えようとするものである。

半導体装置１００Ａ及び半導体装置１００Ｂにおいて、ゲート電極１０５直下のチャネル層１０１に生成される２ＤＥＧ１０３が抑えられれば、ゲート電圧オフ時にドレイン電極１０７とソース電極１０６との間に流れる電流が遮断される、ノーマリオフ型のＨＥＭＴが実現される。即ち、閾値電圧の高いＨＥＭＴが実現される。このようにチャネル層１０１の２ＤＥＧ１０３の生成を部分的に抑えるように変調するために、半導体装置１００Ａ及び半導体装置１００Ｂではそれぞれ、ｐ－ＧａＮを用いたキャップ層１０４Ａ及びＩｎＧａＮを用いたキャップ層１０４Ｂが設けられる。

しかし、半導体装置１００Ａのように、キャップ層１０４Ａにｐ－ＧａＮを用いると、それに含有されるＭｇ等のｐ型不純物がチャネル層１０１に拡散し、オン抵抗（Ｒｏｎ）の悪化を招く場合がある。更に、ＧａＮに含有されるＭｇ等のｐ型不純物の活性化率が低いために、キャップ層１０４Ａの寄与が小さく、チャネル層１０１の２ＤＥＧ１０３の濃度が十分に変調されない場合がある。ｐ型不純物の活性化率が低いことから、キャップ層１０４Ａのｐ－ＧａＮに多量のｐ型不純物を導入すると、前述のようなｐ型不純物のチャネル層１０１への拡散、オン抵抗の悪化が起こり易くなる。

また、キャップ層１０４ＢにＩｎＧａＮを用いる半導体装置１００Ｂでは、その製造過程において、バリア層１０２上のキャップ層１０４Ｂの形成後、キャップ層１０４Ｂが表面に露出した状態で高温の熱に曝される場合がある。このようにキャップ層１０４Ｂが表面に露出した状態で高温の熱に曝されると、比較的熱に弱いＩｎ（インジウム）が脱離する等、キャップ層１０４Ｂがダメージを受け易くなる。キャップ層１０４Ｂがダメージを受けると、リーク電流が増大したり、チャネル層１０１の２ＤＥＧ１０３の十分な変調効果が得られなかったりする場合がある。

半導体装置１００Ａ及び半導体装置１００Ｂでは、２ＤＥＧ１０３の濃度変調による高閾値電圧化（低オフリーク電流化）を十分に実現することができなかったり、高閾値電圧化を実現しようとするとオン抵抗やリーク電流の増加を招いてしまったりする場合がある。

また、図２は半導体装置の別の例を示す図である。図２（Ａ）には、半導体装置の第３の例の要部断面図を模式的に示している。図２（Ｂ）には、半導体装置の第４の例の要部断面図を模式的に示している。

図２（Ａ）に示す半導体装置１００Ｃは、ＭＩＳ（Metal Insulator Semiconductor）型ＦＥＴの一例である。半導体装置１００Ｃは、チャネル層１０８としてｐ－ＧａＮが用いられる。チャネル層１０８に形成されたリセスに、ｎ型窒化物半導体の再成長層１０９及び再成長層１１０、例えば、ｎ型不純物を含有したＧａＮ（ｎ－ＧａＮ）が再成長により設けられる。再成長層１０９上及び再成長層１１０上にそれぞれソース電極１０６及びドレイン電極１０７が設けられ、再成長層１０９と再成長層１１０との間のチャネル層１０８上に、ゲート絶縁膜１１１を介してゲート電極１０５が設けられる。ゲート絶縁膜１１１には、例えば、Ａｌ_２Ｏ_３（酸化アルミニウム）が用いられる。

例示の半導体装置１００Ｃは、ｎ－ＧａＮの再成長層１０９と再成長層１１０との間の、ｐ－ＧａＮのチャネル層１０８に、電子輸送経路が形成されるＭＩＳ型ＦＥＴの構造によって、高閾値電圧化、低オフリーク電流化を実現しようとするものである。

しかし、半導体装置１００Ｃでは、チャネル層１０８のｐ－ＧａＮに含有されるｐ型不純物の活性化率が低いことから、そのｐ－ＧａＮに多量のｐ型不純物を含有させると、オン抵抗の悪化が起こり易くなる。更に、半導体装置１００Ｃでは、チャネル層１０８の、ゲート絶縁膜１１１との界面又はその近傍の領域が電子輸送経路として使用されるが、当該領域は欠陥が生じ易く、電子移動度が低くなる。

また、図２（Ｂ）に示す半導体装置１００Ｄは、ＨＥＭＴの一例である。半導体装置１００Ｄは、チャネル層１０８としてｐ－ＧａＮが用いられ、そのチャネル層１０８上に、ＡｌＧａＮのバリア層１０２が設けられ、その上に、ゲート電極１０５、ソース電極１０６及びドレイン電極１０７が設けられた構成を有する。

半導体装置１００Ｄでは、ｐ－ＧａＮのチャネル層１０８が、ＡｌＧａＮのバリア層１０２で覆われるため、チャネル層１０８に含有されるｐ型不純物の活性化が難しい。そのため、ｐ－ＧａＮに多量のｐ型不純物を含有させる必要があり、オン抵抗の悪化が起こり易くなる。

このように、窒化物半導体を用いる半導体装置に関し、閾値電圧を高めてオフリーク電流の発生を抑えるために、例えば、上記半導体装置１００Ａ，１００Ｂ或いは半導体装置１００Ｃ，１００Ｄに示したような技術を採用することが考えられる。しかし、これまでの技術では、強い分極電界のために、ゲート電極直下のチャネル層に生成される電子が十分に低減されず、閾値電圧が高められない場合があり、オフリーク電流が十分に抑えられず、電力効率の高い、高性能の半導体装置が得られないことがあった。或いは、閾値電圧を高めてオフリーク電流を抑える技術を採用することで、オン抵抗の悪化等、半導体装置の他の性能が劣化してしまう場合があった。

以上のような点に鑑み、ここでは以下に実施の形態として示すような手法を用い、オフリーク電流が抑えられた、高性能の半導体装置を実現する。
［第１の実施の形態］
図３は第１の実施の形態に係る半導体装置の一例について説明する図である。図３には第１の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。

図３に示す半導体装置１Ａは、ＨＥＭＴの一例である。半導体装置１Ａは、バッファ層１０、チャネル層２０、バリア層３０、ゲート電極４０、ソース電極５０及びドレイン電極６０を有する。

バッファ層１０には、窒化物半導体、例えば、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する窒化物半導体であって、面１０ａ側から、それとは反対側の面１０ｂ側に向かって、Ａｌ組成が減少する窒化物半導体が用いられる。例えば、バッファ層１０には、面１０ａ側から面１０ｂ側に向かってＡｌ組成が低くなる、ＡｌＧａＮ、ＩｎＡｌＮ（インジウムアルミニウムナイトライド）、ＩｎＡｌＧａＮ（インジウムアルミニウムガリウムナイトライド）等の窒化物半導体が用いられる。尚、バッファ層１０の詳細については後述する。

バッファ層１０は、例えば、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、若しくはMetal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法、又は分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法を用いて、所定の下地基板（図示せず）上に形成される。バッファ層１０が形成される下地基板には、Ｓｉ（シリコン）、ＳｉＣ（シリコンカーバイド）、ＧａＮ、ＡｌＮ（アルミニウムナイトライド）、サファイア、ダイヤモンド等の基板、又はそのような基板上にＡｌＮ、ＡｌＧａＮ等の窒化物半導体の層が形成されたもの等が用いられる。バッファ層１０は、ＭＯＶＰＥ法等を用いて、面１０ｂが（０００１）面、即ち、III族極性面となるように、その面１０ｂ側とは反対側の面１０ａが所定の下地基板に面して、当該下地基板上に形成される。

チャネル層２０は、バッファ層１０の面１０ｂ側に設けられる。チャネル層２０には、窒化物半導体、例えば、ＧａＮが用いられる。チャネル層２０には、ＧａＮのほか、ＡｌＧａＮ、ＩｎＧａＮ等の窒化物半導体が用いられてもよい。チャネル層２０は、１種の窒化物半導体の単層構造であってもよいし、２種以上の窒化物半導体の積層構造であってもよい。チャネル層２０は、例えば、ＭＯＶＰＥ法等を用いて、バッファ層１０のIII族極性面である面１０ｂ上に形成される。この場合、チャネル層２０は、バッファ層１０側とは反対側の面２０ａが（０００１）面、即ち、III族極性面となる。

バリア層３０は、チャネル層２０の面２０ａ側に設けられる。バリア層３０には、窒化物半導体、例えば、ＡｌＧａＮが用いられる。バリア層３０には、ＡｌＧａＮのほか、ＩｎＡｌＧａＮ、ＩｎＡｌＮ等の窒化物半導体が用いられてもよい。バリア層３０は、１種の窒化物半導体の単層構造であってもよいし、２種以上の窒化物半導体の積層構造であってもよい。バリア層３０は、例えば、ＭＯＶＰＥ法等を用いて、チャネル層２０のIII族極性面である面２０ａ上に形成される。この場合、バリア層３０は、チャネル層２０側とは反対側の面３０ａが（０００１）面、即ち、III族極性面となる。

半導体装置１Ａでは、ＡｌＧａＮ等が用いられるバリア層３０の自発分極、及びＧａＮ等が用いられるチャネル層２０との格子定数差に起因して発生するピエゾ分極により、バリア層３０との接合界面近傍のチャネル層２０に２ＤＥＧ１ａが生成される。フェルミ準位がチャネル層２０とバリア層３０との接合界面の伝導帯よりも上（高エネルギー側）となるようにすることで、バリア層３０との接合界面近傍のチャネル層２０に２ＤＥＧ１ａが生成される。チャネル層２０及びバリア層３０には、チャネル層２０に２ＤＥＧ１ａが生成されるような組み合わせの窒化物半導体が用いられる。

尚、ここでは図示を省略するが、チャネル層２０とバリア層３０との間には、ＡｌＮ、ＡｌＧａＮ等の窒化物半導体を用いた、単層構造又は積層構造のスペーサ層が設けられてもよい。また、バリア層３０の、チャネル層２０側とは反対側の面３０ａには、ＧａＮ等の窒化物半導体を用いた、単層構造又は積層構造のキャップ層が設けられてもよい。

ゲート電極４０は、バリア層３０の面３０ａ側に設けられる。ゲート電極４０には、Ｎｉ（ニッケル）、Ａｕ（金）等の金属が用いられる。ゲート電極４０は、ショットキー電極として機能するように設けられる。ゲート電極４０とバリア層３０の面３０ａとの間（面３０ａ上にキャップ層が設けられる場合にはゲート電極４０と当該キャップ層との間）には、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜（図示せず）が介在されてもよい。

ソース電極５０及びドレイン電極６０は、バリア層３０の面３０ａ側に、ゲート電極４０を挟むように設けられる。ソース電極５０及びドレイン電極６０には、Ｔａ（タンタル）、Ａｌ（アルミニウム）等の金属が用いられる。ソース電極５０及びドレイン電極６０は、オーミック電極として機能するように設けられる。ソース電極５０及びドレイン電極６０は、オーミック電極として機能すれば、バリア層３０と接続されてもよいし、バリア層３０を貫通してチャネル層２０と接続されてもよい。ソース電極５０及びドレイン電極６０が接続されるバリア層３０又はチャネル層２０の部位には、ｎ型不純物を含有するＧａＮやＡｌＧａＮ等の窒化物半導体を用いた再成長層がコンタクト層として設けられてもよい。

半導体装置１Ａの動作時には、ソース電極５０とドレイン電極６０との間に所定の電圧が供給され、それらの間に位置するゲート電極４０に所定のゲート電圧が供給される。ソース電極５０とドレイン電極６０との間のチャネル層２０にキャリアの電子の輸送経路が形成され、半導体装置１Ａのトランジスタ機能が実現される。

半導体装置１Ａでは、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する窒化物半導体を用いたバッファ層１０であって、その面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少する、いわゆる傾斜Ａｌ組成のバッファ層１０が設けられる。このような傾斜Ａｌ組成のバッファ層１０上に、チャネル層２０が設けられ、その上に更に、バリア層３０が設けられる。これにより、半導体装置１Ａでは、傾斜Ａｌ組成のバッファ層１０によってバンドが押し上げられ、閾値電圧が高められ、オフリーク電流が低減される。

ここで、傾斜Ａｌ組成のバッファ層１０について述べる。
図４は窒化物半導体のＡｌ組成と自発分極の関係について説明する図である。図４（Ａ）はＡｌＮの層の自発分極の様子を模式的に示す図である。図４（Ｂ）はＧａＮ等の層の自発分極の様子を模式的に示す図である。図４（Ｃ）はＡｌＧａＮ等の層の自発分極の様子を模式的に示す図である。

窒化物半導体は、［０００１］方向（ｃ軸）に沿った自発分極を有する。一例として、ＡｌＮの自発分極は、－０．０８１Ｃ／ｍ^２であり、ＧａＮの自発分極は、－０．０２９Ｃ／ｍ^２であり、ＩｎＮ（インジウムナイトライド）の自発分極は、－０．０３２Ｃ／ｍ^２である。ＧａＮ及びＩｎＮは、同程度の自発分極を有している一方、ＡｌＮは、それらよりも強い自発分極を有している。

分極電荷は、（０００１）面を用いた場合、例えば、図４（Ａ）及び図４（Ｂ）に示すように、窒化物半導体の層１５０ａ及び層１５０ｂの各々の上端側に負電荷（「－」で図示）が生じ、下端側に正電荷（「＋」で図示）が生じる。ＡｌＮは、ＧａＮよりも自発分極が強いため、ＡｌＮの層１５０ａに生じる電荷量は、ＧａＮの層１５０ｂに生じる電荷量よりも大きくなる。尚、ＩｎＮは、ＧａＮと同程度の自発分極を有しているため、ＩｎＮ、及びＧａＮの一部がＩｎＮで置換されたＩｎＧａＮについても、ＧａＮと同様のことが言える（図４（Ｂ））。

ＧａＮの一部がＡｌＮで置換されたＡｌＧａＮ（或いはＡｌＮの一部がＧａＮで置換されたＡｌＧａＮ）は、そのＡｌ組成に応じて、ＡｌＮとＧａＮの中間の電荷量となる。この時、ＡｌＧａＮのＡｌ組成を、その層の上端に向かって減少させると、その層内における下層部の上端側に生じる比較的大きな負電荷量が、その直上に積層される上層部の下端側に生じる比較的小さな正電荷量と相殺されるようになる。そのため、それらを含む層全体では、図４（Ｃ）に示す層１５０ｃのように自発分極が発生し、その層１５０ｃ中の広範囲に負電荷が発生するようになる。Ａｌ組成を層１５０ｃの上端に向かって減少させたＡｌＧａＮは、このように層１５０ｃ中の広範囲に負電荷が発生することで、即ち、層１５０ｃ中に広がる負の固定電荷が発生することで、ｐ型半導体の性質（「ｐ型半導体性」とも言う）を発現するようになる。ここでは、このようにＡｌ組成を変化させることによってｐ型半導体性を発現させることを、「分極ｐドーピング」と言う。

尚、ＩｎＮ及びＧａＮは、同程度の自発分極を有しているため、ＩｎＮの一部がＡｌＮで置換されたＩｎＡｌＮ、及びＧａＮの一部がＩｎＮで置換されたＩｎＧａＮのその一部がＡｌＮで置換されたＩｎＡｌＧａＮについても、ＡｌＧａＮと同様のことが言える。

上記図３に示した半導体装置１Ａでは、このようにＡｌ組成を面１０ａ側から面１０ｂ側に向かって減少させることでｐ型半導体性を発現するようになる、傾斜Ａｌ組成の窒化物半導体が、バッファ層１０に用いられる。

例えば、半導体装置１Ａにおいて、傾斜Ａｌ組成のバッファ層１０には、面１０ａ側から面１０ｂ側に向かってＡｌ組成が低くなるＡｌＧａＮを用いることができる。傾斜Ａｌ組成のバッファ層１０には、面１０ａ側から面１０ｂ側に向かってＡｌ組成が低くなるＩｎＡｌＮを用いることもできる。傾斜Ａｌ組成のバッファ層１０には、面１０ａ側から面１０ｂ側に向かってＡｌ組成が低くなるＩｎＡｌＧａＮを用いることもできる。また、傾斜Ａｌ組成のバッファ層１０には、面１０ａ側から面１０ｂ側に向かってＡｌ組成が低くなるものであれば、ＡｌＧａＮ、ＩｎＡｌＮ及びＩｎＡｌＧａＮのうちの２種以上が組み合わされたものが用いられてもよい。傾斜Ａｌ組成のバッファ層１０の最下層（下地基板が設けられる側）には、ＡｌＮの層が含まれてもよく、傾斜Ａｌ組成のバッファ層１０の最上層（チャネル層２０が設けられる側）には、ＧａＮ、ＩｎＮ又はＩｎＧａＮの層が含まれてもよい。

傾斜Ａｌ組成のバッファ層１０には、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する窒化物半導体を用いることができ、少なくとも一部にＩｎ_ｍＡｌ_ｎＧａ_{１－（ｍ＋ｎ）}Ｎ（０≦ｍ＜１，０＜ｎ≦１，０＜ｍ＋ｎ≦１）で表される窒化物半導体を含むものを用いることができる。傾斜Ａｌ組成のバッファ層１０は、面１０ａ側から面１０ｂ側に向かってＡｌ組成が低くなるように、下地基板の上に、ＭＯＶＰＥ法等を用いて形成される。

図５は第１の実施の形態に係る半導体装置の一例のバンド構造について説明する図である。図５（Ａ）には傾斜Ａｌ組成のバッファ層が設けられた半導体装置の一例の要部断面図を模式的に示している。図５（Ｂ）には傾斜Ａｌ組成のバッファ層が設けられた半導体装置の一例のバンド構造を示している。図５（Ｂ）において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ準位を表している。図５（Ｂ）には傾斜Ａｌ組成のバッファ層が設けられた半導体装置のバンド構造を実線で表している。図５（Ｂ）には比較のため、バッファ層が傾斜Ａｌ組成とされない半導体装置のバンド構造を点線で表している。

図５（Ａ）に示す半導体装置１Ａでは、面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少するＡｌ_ｘＧａ_１－ｘＮ（０≦ｘ≦１）のバッファ層１０が設けられる。図５（Ａ）に示す半導体装置１Ａでは、このようなバッファ層１０の面１０ｂ上に、ＧａＮのチャネル層２０が設けられ、そのチャネル層２０の面２０ａ上に、ＡｌＧａＮのバリア層３０が設けられる。バリア層３０の自発分極、及びチャネル層２０との格子定数差に起因して発生するピエゾ分極により、バリア層３０との接合界面近傍のチャネル層２０に２ＤＥＧ１ａが生成される。このような構成を有する半導体装置１Ａのバンド構造は、例えば、図５（Ｂ）に実線で示すようなものとなる。

半導体装置１Ａにおいて、上記のような傾斜Ａｌ組成とされたバッファ層１０では、その層中に負の固定電荷が発生し（図４（Ｃ））、ｐ型半導体性が発現する。半導体装置１Ａでは、このようなｐ型半導体性を発現する傾斜Ａｌ組成のバッファ層１０上に、チャネル層２０が設けられる。これにより、バッファ層１０が傾斜Ａｌ組成とされない場合に比べて、バッファ層１０及びチャネル層２０のバンドが押し上げられる。即ち、バッファ層１０が傾斜Ａｌ組成とされない半導体装置では、例えば、図５（Ｂ）に点線で示すバンド構造に見られるように、バッファ層１０及びチャネル層２０のバンドが比較的低くなる。これに対し、傾斜Ａｌ組成のバッファ層１０が設けられる半導体装置１Ａでは、そのバッファ層１０のｐ型半導体性により、例えば、図５（Ｂ）に実線で示すバンド構造に見られるように、バッファ層１０及びチャネル層２０のバンドが押し上げられ、比較的高くなる。半導体装置１Ａでは、このようにバッファ層１０及びチャネル層２０のバンドが押し上げられることで、閾値電圧が高められ、オフリーク電流が低減される。オフリーク電流が低減されることで、電力効率の高い、高性能の半導体装置１Ａが実現される。

半導体装置１Ａにおいて、面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少する傾斜Ａｌ組成のバッファ層１０は、そのｐ型半導体性の程度、即ち、バッファ層１０中に広がる負の固定電荷の濃度（「分極ｐドーピング濃度」とも言う）を、所定の範囲に設定することが好ましい。例えば、バッファ層１０は、次の式（１）を満たすように、分極ｐドーピング濃度が設定される。

３．２５×１０^１３×（ｃ１－ｃ２）／ｔ１≧１×１０^１７［ｃｍ^－３］・・・（１）
式（１）において、ｃ１は、バッファ層１０の面１０ａ側のＡｌ組成を示す。ｃ２は、バッファ層１０の面１０ｂ側のＡｌ組成を示す。ｔ１は、バッファ層１０の厚さ、即ち、面１０ａ側から面１０ｂ側までの厚さ［ｃｍ］を示す。

バッファ層１０の分極ｐドーピング濃度が、式（１）のような関係を満たすように設定されることで、チャネル層２０のバンドを効果的に押し上げ、高閾値電圧化、低オフリーク電流化を可能にする、十分なｐ型半導体性が、バッファ層１０に発現される。

また、分極ｐドーピングされたバッファ層１０による効果を高めるためには、チャネル層２０の厚さ、即ち、バッファ層１０側からバリア層３０側までの厚さが、５０ｎｍ以下に設定されることが好ましい。チャネル層２０がこのような比較的薄い厚さに設定されることで、ｐ型半導体性のバッファ層１０の、チャネル層２０への寄与が高められ、チャネル層２０のバンドが効果的に押し上げられ、高閾値電圧化、低オフリーク電流化が、より効果的に実現される。

半導体装置１Ａでは、オフリーク電流の低減のために、バッファ層１０、並びにバッファ層１０とチャネル層２０との界面或いはチャネル層２０に、意図的に不純物がドーピングされない。バッファ層１０に不純物がドーピングされないため、バッファ層１０から、それとチャネル層２０との界面或いはチャネル層２０に、ドーピングされた不純物が拡散することも起こらない。そのため、ドーピングされた不純物による電流コラプスの悪化、チャネル層２０の電子移動度の低下等が抑えられる。これにより、低オン抵抗、高出力の半導体装置１Ａが実現される。

続いて、第１の実施の形態に係る半導体装置の形成方法について述べる。
図６～図８は第１の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図６（Ａ）、図６（Ｂ）、図７（Ａ）、図７（Ｂ）、図８（Ａ）及び図８（Ｂ）にはそれぞれ、第１の実施の形態に係る半導体装置形成の一例の各工程の要部断面図を模式的に示している。以下、各工程について順に説明する。

図６（Ａ）には半導体層の第１の形成工程の要部断面図を模式的に示している。
まず、図６（Ａ）に示すように、所定の基板２上に、ＭＯＶＰＥ法を用いて、核形成層３、バッファ層４、及び傾斜Ａｌ組成のバッファ層１０が順次成長される。基板２には、例えば、半絶縁性ＳｉＣ基板が用いられる。基板２上に、核形成層３として、例えば、厚さ１００ｎｍのＡｌＮ層が成長される。核形成層３上に、バッファ層４として、例えば、厚さ５００ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ層が成長される。バッファ層４上に、傾斜Ａｌ組成のバッファ層１０として、その面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少する、厚さ２００ｎｍのＡｌ_ｘＧａ_１－ｘＮ層（０≦ｘ≦１）が成長される。例えば、面１０ａ側から面１０ｂ側に向かってＡｌ組成が一定のレートで減少するように、バッファ層１０が成長される。

バッファ層１０の分極ｐドーピング濃度Ｎａ［ｃｍ^－３］は、面１０ａ側のＡｌ組成をｃ１、面１０ｂ側のＡｌ組成をｃ２、厚さをｔ１［ｃｍ］とした時、Ｎａ＝３．２５×１０^１３×（ｃ１－ｃ２）／ｔ１で表される。バッファ層１０の分極ｐドーピング濃度Ｎａ［ｃｍ^－３］は、Ｎａ≧１×１０^１７［ｃｍ^－３］となるように設定されることが好ましい。例えば、バッファ層１０の面１０ａ側のＡｌ組成ｃ１＝０．３、面１０ｂ側のＡｌ組成ｃ２＝０．０とすれば、分極ｐドーピング濃度Ｎａ＝４．８７×１０^１７［ｃｍ^－３］となる。

尚、ここでは、傾斜Ａｌ組成のバッファ層１０としてＡｌ_ｘＧａ_１－ｘＮ層（０≦ｘ≦１）を用いる例を示すが、バッファ層１０には、前述のように、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等を含む層が用いられてもよい。

図６（Ｂ）には半導体層の第２の形成工程の要部断面図を模式的に示している。
傾斜Ａｌ組成のバッファ層１０の形成後、図６（Ｂ）に示すように、そのバッファ層１０の面１０ｂ上に、ＭＯＶＰＥ法を用いて、チャネル層２０及びバリア層３０が順次成長される。バッファ層１０の面１０ｂ上に、チャネル層２０として、例えば、厚さ５０ｎｍのＧａＮ層が成長される。チャネル層２０の面２０ａ上に、バリア層３０として、例えば、厚さ２０ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ層が成長される。

尚、チャネル層２０とバリア層３０との間には、ＡｌＮ等のスペーサ層が設けられてもよく、バリア層３０の面３０ａ上には、ＧａＮ等のキャップ層が設けられてもよい。
図６（Ａ）及び図６（Ｂ）に示した、ＭＯＶＰＥ法を用いた上記各層の成長において、ＧａＮの成長には、Ｇａ（ガリウム）源であるトリメチルガリウム（Tri-Methyl-Gallium；ＴＭＧａ）とＮＨ_３（アンモニア）との混合ガスが用いられる。ＡｌＧａＮの成長には、Ａｌ源であるトリメチルアルミニウム（Tri-Methyl-Aluminum；ＴＭＡｌ）とＴＭＧａとＮＨ_３との混合ガスが用いられる。ＡｌＮの成長には、ＴＭＡｌとＮＨ_３との混合ガスが用いられる。また、ＩｎＡｌＧａＮを成長する場合には、Ｉｎ源であるトリメチルインジウム（Tri-Methyl-Indium；ＴＭＩｎ）とＴＭＡｌとＴＭＧａとＮＨ_３との混合ガスが用いられる。ＩｎＡｌＮを成長する場合には、ＴＭＩｎとＴＭＡｌとＮＨ_３との混合ガスが用いられる。成長する窒化物半導体に応じて、ＴＭＧａ、ＴＭＡｌ、ＴＭＩｎ等の原料の供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。キャリアガスには、Ｈ_２（水素）又はＮ_２（窒素）が用いられる。成長圧力は、１ｋＰａ～１００ｋＰａ程度、成長温度は７００℃～１２００℃程度とされる。

基板２上に、図６（Ａ）に示すような核形成層３、バッファ層４及び傾斜Ａｌ組成のバッファ層１０、並びに図６（Ｂ）に示すようなチャネル層２０及びバリア層３０といった窒化物半導体層が形成された後、素子間分離領域（図示せず）が形成される。例えば、まず、フォトリソグラフィ技術を用いて、素子間分離領域を形成する領域に開口部を有するレジストパターン（図示せず）が形成される。そして、形成されたレジストパターンをマスクとして、その開口部の窒化物半導体層に対し、Ｃｌ（塩素）系ガスを用いたドライエッチング、又はＡｒ（アルゴン）等のイオン注入が行われ、素子間分離領域が形成される。素子分離領域の形成後、マスクとして用いたレジストパターンは、有機溶剤等を用いて除去される。

図７（Ａ）にはソース電極及びドレイン電極の形成工程の要部断面図を模式的に示している。
基板２上の窒化物半導体層及び素子間分離領域（図示せず）の形成後、図７（Ａ）に示すように、ソース電極５０及びドレイン電極６０が形成される。例えば、まず、フォトリソグラフィ技術により、ソース電極５０及びドレイン電極６０を形成する領域に開口部を有するレジストパターン（図示せず）が形成される。次いで、真空蒸着法により、レジストパターン上及びその開口部内に、金属が蒸着される。一例として、厚さ２０ｎｍのＴａが蒸着され、その上に厚さ２００ｎｍのＡｌが蒸着される。金属の蒸着後、リフトオフ技術により、レジストパターンがその上に蒸着された金属と共に除去される。これにより、窒化物半導体層上、この例ではバリア層３０上に、ソース電極５０及びドレイン電極６０が形成される。その後、窒素雰囲気中、４００℃～１０００℃、例えば、５５０℃で熱処理（合金化処理）が行われることで、ソース電極５０及びドレイン電極６０のオーミックコンタクトが確立される。これにより、オーミック電極として機能するソース電極５０及びドレイン電極６０が形成される。

図７（Ｂ）にはパッシベーション膜の形成工程の要部断面図を模式的に示している。
ソース電極５０及びドレイン電極６０の形成後、図７（Ｂ）に示すように、ソース電極５０及びドレイン電極６０が形成された窒化物半導体層上に、パッシベーション膜７０が形成される。例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、厚さ２ｎｍ～５００ｎｍ、例えば、厚さ１００ｎｍのパッシベーション膜７０が形成される。パッシベーション膜７０の形成には、原子層堆積（Atomic Layer Deposition；ＡＬＤ）法、スパッタ法等が用いられてもよい。パッシベーション膜７０には、例えば、Ｓｉ、Ａｌ、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｔａ及びＷ（タングステン）の少なくとも１種を含む酸化物、窒化物又は酸窒化物が用いられる。例えば、パッシベーション膜７０として、ＳｉＮ（窒化シリコン）膜が形成される。

図８（Ａ）にはパッシベーション膜の開口部の形成工程の要部断面図を模式的に示している。
パッシベーション膜７０の形成後、図８（Ａ）に示すように、ゲート電極４０を形成する領域のパッシベーション膜７０が除去され、窒化物半導体層の一部、この例ではバリア層３０の一部を露出させる開口部７０ａが形成される。その際は、まず、フォトリソグラフィ技術を用いて、ゲート電極４０を形成する領域に開口部を有するレジストパターン（図示せず）が形成され、それをマスクとしてドライエッチングが行われる。このエッチングにより、レジストパターンの開口部から露出するパッシベーション膜７０が除去され、パッシベーション膜７０に開口部７０ａが形成される。パッシベーション膜７０のエッチングは、例えば、Ｆ（フッ素）系又はＣｌ系ガスを用いたドライエッチングによって行われる。このほか、パッシベーション膜７０のエッチングは、フッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われてもよい。パッシベーション膜７０のエッチング後、マスクとして用いたレジストパターンは、有機溶剤等を用いて除去される。

図８（Ｂ）にはゲート電極の形成工程の要部断面図を模式的に示している。
パッシベーション膜７０の開口部７０ａの形成後、図８（Ｂ）に示すように、ゲート電極４０が形成される。例えば、まず、フォトリソグラフィ技術により、ゲート電極４０を形成する領域であってパッシベーション膜７０の開口部７０ａを包含する領域に開口部を有するレジストパターン（図示せず）が形成される。次いで、真空蒸着法により、レジストパターン上及びその開口部内に、金属が蒸着される。一例として、厚さ３０ｎｍのＮｉが蒸着され、その上に厚さ４００ｎｍのＡｕが蒸着される。金属の蒸着後、リフトオフ技術により、レジストパターンがその上に蒸着された金属と共に除去される。これにより、パッシベーション膜７０の開口部７０ａのバリア層３０上、及び開口部７０ａの外側のパッシベーション膜７０上に、ショットキー電極として機能するゲート電極４０が形成される。

以上のような工程により、図８（Ｂ）に示すような構成を有する半導体装置１Ａａが形成される。面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少する傾斜Ａｌ組成のバッファ層１０が設けられることで、閾値電圧が高く、オフリーク電流が低い、高性能の半導体装置１Ａａが実現される。

尚、半導体装置１Ａａのゲート電極４０、ソース電極５０及びドレイン電極６０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極４０、ソース電極５０及びドレイン電極６０にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極５０及びドレイン電極６０の形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極４０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。

ここでは、基板２として、半絶縁性ＳｉＣ基板を用いる例を示したが、ＦＥＴの機能を持つ構造部に窒化物半導体が用いられていれば、他の基板材料が用いられてもよい。基板２には、半絶縁性基板が用いられてもよいし、導電性基板が用いられてもよい。基板２には、半絶縁性ＳｉＣ基板のほか、導電性ＳｉＣ基板、サファイア基板、ＧａＮ基板、ＡｌＮ基板、Ｓｉ基板、ダイヤモンド基板等が用いられてもよい。

ここでは、半導体装置１Ａａにショットキー電極として機能するゲート電極４０を設ける例を示したが、ゲート電極４０とバリア層３０との間に、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜を設け、ＭＩＳ型ゲート構造としてもよい。

［第２の実施の形態］
図９は第２の実施の形態に係る半導体装置の一例について説明する図である。図９には第２の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。

図９に示す半導体装置１Ｂは、ＨＥＭＴの一例である。半導体装置１Ｂは、バッファ層１０、チャネル層２０、バリア層８０、ゲート電極４０、ソース電極５０及びドレイン電極６０を有する。半導体装置１Ｂでは、バリア層８０として、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有し、チャネル層２０側から、それとは反対側の面８０ａ側に向かって、Ａｌ組成が増加する傾斜Ａｌ組成のバリア層８０が設けられる。半導体装置１Ｂは、このような構成を有する点で、上記第１の実施の形態で述べた半導体装置１Ａ等と相違する。尚、バリア層８０の詳細については後述する。

半導体装置１Ｂにおいて、バッファ層１０及びチャネル層２０にはそれぞれ、上記第１の実施の形態で半導体装置１Ａ等について述べたのと同様のものを用いることができる。即ち、バッファ層１０には、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有し、面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少する傾斜Ａｌ組成のバッファ層１０が用いられる。傾斜Ａｌ組成のバッファ層１０には、ＡｌＧａＮ、ＩｎＡｌＮ又はＩｎＡｌＧａＮのほか、ＡｌＧａＮ、ＩｎＡｌＮ及びＩｎＡｌＧａＮのうちの２種以上が組み合わされたものを用いることができる。傾斜Ａｌ組成のバッファ層１０の最下層にはＡｌＮの層が含まれてもよく、最上層にはＧａＮ、ＩｎＮ又はＩｎＧａＮの層が含まれてもよい。また、チャネル層２０には、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等の窒化物半導体が用いられる。チャネル層２０の、傾斜Ａｌ組成のバリア層８０との接合界面近傍に、２ＤＥＧ１ａが生成される。

ここで、傾斜Ａｌ組成のバリア層８０について述べる。
図１０は窒化物半導体のＡｌ組成と自発分極の関係について説明する図である。図１０（Ａ）はＡｌＮの層の自発分極の様子を模式的に示す図である。図１０（Ｂ）はＧａＮ等の層の自発分極の様子を模式的に示す図である。図１０（Ｃ）はＡｌＧａＮ等の層の自発分極の様子を模式的に示す図である。

窒化物半導体は、［０００１］方向（ｃ軸）に沿った自発分極を有する。前述のように、ＡｌＮの自発分極は、－０．０８１Ｃ／ｍ^２であり、ＧａＮの自発分極は、－０．０２９Ｃ／ｍ^２であり、ＩｎＮの自発分極は、－０．０３２Ｃ／ｍ^２である。ＧａＮ及びＩｎＮは、同程度の自発分極を有している一方、ＡｌＮは、それらよりも強い自発分極を有している。

分極電荷は、（０００１）面を用いた場合、例えば、図１０（Ａ）及び図１０（Ｂ）に示すように、窒化物半導体の層１５０ａ及び層１５０ｂの各々の上端側に負電荷（「－」で図示）が生じ、下端側に正電荷（「＋」で図示）が生じる。ＡｌＮは、ＧａＮよりも自発分極が強いため、ＡｌＮの層１５０ａに生じる電荷量は、ＧａＮの層１５０ｂに生じる電荷量よりも大きくなる。尚、ＩｎＮは、ＧａＮと同程度の自発分極を有しているため、ＩｎＮ、及びＧａＮの一部がＩｎＮで置換されたＩｎＧａＮについても、ＧａＮと同様のことが言える（図１０（Ｂ））。

ＧａＮの一部がＡｌＮで置換されたＡｌＧａＮ（或いはＡｌＮの一部がＧａＮで置換されたＡｌＧａＮ）は、そのＡｌ組成に応じて、ＡｌＮとＧａＮの中間の電荷量となる。この時、ＡｌＧａＮのＡｌ組成を、その層の上端に向かって増加させると、その層内における下層部の上端側に生じる比較的小さな負電荷量が、その直上に積層される上層部の下端側に生じる比較的大きな正電荷量と相殺されるようになる。そのため、それらを含む層全体では、図１０（Ｃ）に示す層１５０ｄのように自発分極が発生し、その層１５０ｄ中の広範囲に正電荷が発生するようになる。Ａｌ組成を層１５０ｄの上端に向かって増加させたＡｌＧａＮは、このように層１５０ｄ中の広範囲に正電荷が発生することで、即ち、層１５０ｄ中に広がる正の固定電荷が発生することで、ｎ型半導体の性質（「ｎ型半導体性」とも言う）を発現するようになる。ここでは、このようにＡｌ組成を変化させることによってｎ型半導体性を発現させることを、「分極ｎドーピング」と言う。

尚、ＩｎＮ及びＧａＮは、同程度の自発分極を有しているため、ＩｎＮの一部がＡｌＮで置換されたＩｎＡｌＮ、及びＧａＮの一部がＩｎＮで置換されたＩｎＧａＮのその一部がＡｌＮで置換されたＩｎＡｌＧａＮについても、ＡｌＧａＮと同様のことが言える。

上記図９に示した半導体装置１Ｂでは、このようにＡｌ組成をチャネル層２０側からそれとは反対側の面８０ａ側に向かって増加させることでｎ型半導体性を発現するようになる、傾斜Ａｌ組成の窒化物半導体が、バリア層８０に用いられる。

例えば、半導体装置１Ｂにおいて、傾斜Ａｌ組成のバリア層８０には、チャネル層２０側から面８０ａ側に向かってＡｌ組成が高くなるＡｌＧａＮを用いることができる。傾斜Ａｌ組成のバリア層８０には、チャネル層２０側から面８０ａ側に向かってＡｌ組成が高くなるＩｎＡｌＮを用いることもできる。傾斜Ａｌ組成のバリア層８０には、チャネル層２０側から面８０ａ側に向かってＡｌ組成が高くなるＩｎＡｌＧａＮを用いることもできる。また、傾斜Ａｌ組成のバリア層８０には、チャネル層２０側から面８０ａ側に向かってＡｌ組成が高くなるものであれば、ＡｌＧａＮ、ＩｎＡｌＮ及びＩｎＡｌＧａＮのうちの２種以上が組み合わされたものが用いられてもよい。傾斜Ａｌ組成のバリア層８０の最上層（ソース電極５０及びドレイン電極６０が設けられる側）には、ＡｌＮの層が含まれてもよく、傾斜Ａｌ組成のバリア層８０の最下層（チャネル層２０が設けられる側）には、ＧａＮ、ＩｎＮ又はＩｎＧａＮの層が含まれてもよい。

傾斜Ａｌ組成のバリア層８０には、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する窒化物半導体を用いることができ、少なくとも一部にＩｎ_ｐＡｌ_ｑＧａ_{１－（ｐ＋ｑ）}Ｎ（０≦ｐ＜１，０＜ｑ≦１，０＜ｐ＋ｑ≦１）で表される窒化物半導体を含むものを用いることができる。傾斜Ａｌ組成のバリア層８０は、チャネル層２０側から面８０ａ側に向かってＡｌ組成が高くなるように、チャネル層２０の面２０ａ上に、ＭＯＶＰＥ法等を用いて形成される。

図１１は第２の実施の形態に係る半導体装置の一例のバンド構造について説明する図である。図１１（Ａ）には傾斜Ａｌ組成のバッファ層及びバリア層が設けられた半導体装置の一例の要部断面図を模式的に示している。図１１（Ｂ）には傾斜Ａｌ組成のバッファ層及びバリア層が設けられた半導体装置の一例のバンド構造を示している。図１１（Ｂ）において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ準位を表している。図１１（Ｂ）には傾斜Ａｌ組成のバッファ層及びバリア層が設けられた半導体装置のバンド構造を実線で表している。図１１（Ｂ）には比較のため、バッファ層及びバリア層が傾斜Ａｌ組成とされない半導体装置のバンド構造を点線で表している。

図１１（Ａ）に示す半導体装置１Ｂでは、上記半導体装置１Ａと同様に、面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少するＡｌ_ｘＧａ_１－ｘＮ（０≦ｘ≦１）のバッファ層１０が設けられる。図１１（Ａ）に示す半導体装置１Ｂでは、このようなバッファ層１０の面１０ｂ上に、ＧａＮのチャネル層２０が設けられ、そのチャネル層２０の面２０ａ上に、バリア層８０が設けられる。チャネル層２０の、バリア層８０との接合界面近傍に、２ＤＥＧ１ａが生成される。図１１（Ａ）に示す半導体装置１Ｂでは、チャネル層２０側からそれとは反対側の面８０ａ側に向かってＡｌ組成が増加するＡｌ_ｙＧａ_１－ｙＮ（０≦ｙ≦１）のバリア層８０が設けられる。図１１（Ａ）に示す半導体装置１Ｂでは、このようなバリア層８０の面８０ａ上に、ゲート電極４０、ソース電極５０及びドレイン電極６０が設けられる。このような構成を有する半導体装置１Ｂのバンド構造は、例えば、図１１（Ｂ）に実線で示すようなものとなる。

半導体装置１Ｂにおいて、上記のような傾斜Ａｌ組成とされたバッファ層１０では、その層中に負の固定電荷が発生し（図４（Ｃ））、ｐ型半導体性が発現する。半導体装置１Ｂにおいて、上記のような傾斜Ａｌ組成とされたバリア層８０では、その層中に正の固定電荷が発生し（図１０（Ｃ））、ｎ型半導体性が発現する。半導体装置１Ｂでは、バッファ層１０が傾斜Ａｌ組成とされない場合に比べて、バッファ層１０及びチャネル層２０のバンドが押し上げられる。半導体装置１Ｂでは更に、バリア層８０が傾斜Ａｌ組成とされない場合に比べて、バリア層８０のバンドが押し下げられる。即ち、バッファ層１０及びバリア層８０が傾斜Ａｌ組成とされない半導体装置では、例えば、図１１（Ｂ）に点線で示すように、バッファ層１０及びチャネル層２０のバンドが比較的低くなり、バリア層８０のバンドが比較的高くなる。これに対し、傾斜Ａｌ組成のバッファ層１０及びバリア層８０が設けられる半導体装置１Ｂでは、バッファ層１０のｐ型半導体性により、例えば、図１１（Ｂ）に実線で示すように、バッファ層１０及びチャネル層２０のバンドが押し上げられて比較的高くなる。半導体装置１Ｂでは更に、バリア層８０のｎ型半導体性により、例えば、図１１（Ｂ）に実線で示すように、バリア層８０のバンドが押し下げられて比較的低くなる。

半導体装置１Ｂでは、このようにバッファ層１０及びチャネル層２０のバンドが押し上げられることで、閾値電圧が高められ、オフリーク電流が低減される。半導体装置１Ｂでは更に、バリア層８０のバンドが押し下げられることで、バリア層８０との接合界面近傍のチャネル層２０に生成される２ＤＥＧ１ａが増加され、オン抵抗が低減される。傾斜Ａｌ組成のバッファ層１０及びバリア層８０が設けられることで、傾斜Ａｌ組成のバッファ層１０によってオフリーク電流が低減され、傾斜Ａｌ組成のバリア層８０によってオン抵抗が低減され、高効率且つ高出力で動作する、高性能の半導体装置１Ｂが実現される。

半導体装置１Ｂにおいて、チャネル層２０側からそれとは反対側の面８０ａ側に向かってＡｌ組成が増加する傾斜Ａｌ組成のバリア層８０は、そのｎ型半導体性の程度、即ち、バリア層８０中に広がる正の固定電荷の濃度（「分極ｎドーピング濃度」とも言う）を、所定の範囲に設定することが好ましい。例えば、バリア層８０は、次の式（２）を満たすように、分極ｎドーピング濃度が設定される。

３．２５×１０^１３×（ｃ４－ｃ３）／ｔ２≧５×１０^１７［ｃｍ^－３］・・・（２）
式（２）において、ｃ３は、バリア層８０のチャネル層２０側のＡｌ組成を示す。ｃ４は、バリア層８０の、チャネル層２０側とは反対側、即ち、面８０ａ側のＡｌ組成を示す。ｔ２は、バリア層８０の厚さ、即ち、チャネル層２０側からそれとは反対側の面８０ａ側までの厚さ［ｃｍ］を示す。

バリア層８０の分極ｎドーピング濃度が、式（２）のような関係を満たすように設定されることで、バリア層８０のバンドを効果的に押し下げ、低オン抵抗を可能にする、十分なｎ型半導体性が、バリア層８０に発現される。

続いて、第２の実施の形態に係る半導体装置の形成方法について述べる。
図１２～図１４は第２の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）及び図１４（Ｂ）にはそれぞれ、第２の実施の形態に係る半導体装置形成の一例の各工程の要部断面図を模式的に示している。以下、各工程について順に説明する。

図１２（Ａ）には半導体層の第１の形成工程の要部断面図を模式的に示している。
まず、図１２（Ａ）に示すように、所定の基板２上に、ＭＯＶＰＥ法を用いて、核形成層３、バッファ層４、及び傾斜Ａｌ組成のバッファ層１０が順次成長される。基板２には、例えば、半絶縁性ＳｉＣ基板が用いられる。基板２上に、核形成層３として、例えば、厚さ１００ｎｍのＡｌＮ層が成長される。核形成層３上に、バッファ層４として、例えば、厚さ５００ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ層が成長される。バッファ層４上に、傾斜Ａｌ組成のバッファ層１０として、その面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少する、厚さ２００ｎｍのＡｌ_ｘＧａ_１－ｘＮ層（０≦ｘ≦１）が成長される。例えば、面１０ａ側から面１０ｂ側に向かってＡｌ組成が一定のレートで減少するように、バッファ層１０が成長される。

バッファ層１０の分極ｐドーピング濃度Ｎａ［ｃｍ^－３］は、面１０ａ側のＡｌ組成をｃ１、面１０ｂ側のＡｌ組成をｃ２、厚さをｔ１［ｃｍ］とした時、Ｎａ＝３．２５×１０^１３×（ｃ１－ｃ２）／ｔ１で表される。バッファ層１０の分極ｐドーピング濃度Ｎａ［ｃｍ^－３］は、Ｎａ≧１×１０^１７［ｃｍ^－３］となるように設定されることが好ましい。例えば、バッファ層１０の面１０ａ側のＡｌ組成ｃ１＝０．３、面１０ｂ側のＡｌ組成ｃ２＝０．０とすれば、分極ｐドーピング濃度Ｎａ＝４．８７×１０^１７［ｃｍ^－３］となる。

尚、ここでは、傾斜Ａｌ組成のバッファ層１０としてＡｌ_ｘＧａ_１－ｘＮ層（０≦ｘ≦１）を用いる例を示すが、バッファ層１０には、前述のように、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等を含む層が用いられてもよい。

図１２（Ｂ）には半導体層の第２の形成工程の要部断面図を模式的に示している。
傾斜Ａｌ組成のバッファ層１０の形成後、図１２（Ｂ）に示すように、そのバッファ層１０の面１０ｂ上に、ＭＯＶＰＥ法を用いて、チャネル層２０及びバリア層８０が順次成長される。バッファ層１０の面１０ｂ上に、チャネル層２０として、例えば、厚さ５０ｎｍのＧａＮ層が成長される。チャネル層２０の面２０ａ上に、傾斜Ａｌ組成のバリア層８０として、チャネル層２０側からそれとは反対側の面８０ａ側に向かってＡｌ組成が増加する、厚さ２０ｎｍのＡｌ_ｙＧａ_１－ｙＮ層（０≦ｙ≦１）が成長される。例えば、チャネル層２０側から面８０ａ側に向かってＡｌ組成が一定のレートで増加するように、バリア層８０が成長される。

バリア層８０の分極ｎドーピング濃度Ｎｄ［ｃｍ^－３］は、チャネル層２０側のＡｌ組成をｃ３、面８０ａ側のＡｌ組成をｃ４、厚さをｔ２［ｃｍ］とした時、Ｎｄ＝３．２５×１０^１３×（ｃ４－ｃ３）／ｔ２で表される。バリア層８０の分極ｎドーピング濃度Ｎｄ［ｃｍ^－３］は、Ｎｄ≧５×１０^１７［ｃｍ^－３］となるように設定されることが好ましい。例えば、バリア層８０のチャネル層２０側のＡｌ組成ｃ３＝０．１、バリア層８０の面８０ａ側のＡｌ組成ｃ４＝０．３とすれば、分極ｎドーピング濃度Ｎｄ＝３．２５×１０^１８［ｃｍ^－３］となる。

尚、ここでは、傾斜Ａｌ組成のバリア層８０としてＡｌ_ｙＧａ_１－ｙＮ層（０≦ｙ≦１）を用いる例を示すが、バリア層８０には、前述のように、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等を含む層が用いられてもよい。

尚、チャネル層２０とバリア層８０との間には、ＡｌＮ等のスペーサ層が設けられてもよく、バリア層８０の面８０ａ上には、ＧａＮ等のキャップ層が設けられてもよい。
基板２上に、図１２（Ａ）に示すような核形成層３、バッファ層４及び傾斜Ａｌ組成のバッファ層１０、並びに図１２（Ｂ）に示すようなチャネル層２０及び傾斜Ａｌ組成のバリア層８０といった窒化物半導体層が形成された後、素子間分離領域（図示せず）が形成される。例えば、Ｃｌ系ガスを用いたドライエッチング、又はＡｒ等のイオン注入により、素子間分離領域が形成される。

図１３（Ａ）にはソース電極及びドレイン電極の形成工程の要部断面図を模式的に示している。
基板２上の窒化物半導体層及び素子間分離領域（図示せず）の形成後、図１３（Ａ）に示すように、ソース電極５０及びドレイン電極６０が形成される。例えば、上記第１の実施の形態で述べたのと同様に、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術、並びに熱処理技術が用いられ、オーミック電極として機能するソース電極５０及びドレイン電極６０が形成される。

図１３（Ｂ）にはパッシベーション膜の形成工程の要部断面図を模式的に示している。
ソース電極５０及びドレイン電極６０の形成後、図１３（Ｂ）に示すように、ソース電極５０及びドレイン電極６０が形成された窒化物半導体層上に、パッシベーション膜７０が形成される。例えば、上記第１の実施の形態で述べたのと同様に、プラズマＣＶＤ法等を用いて、厚さ２ｎｍ～５００ｎｍ、例えば、厚さ１００ｎｍのＳｉＮ膜が、パッシベーション膜７０として形成される。

図１４（Ａ）にはパッシベーション膜の開口部の形成工程の要部断面図を模式的に示している。
パッシベーション膜７０の形成後、図１４（Ａ）に示すように、ゲート電極４０を形成する領域のパッシベーション膜７０が除去され、窒化物半導体層の一部、この例ではバリア層８０の一部を露出させる開口部７０ａが形成される。例えば、上記第１の実施の形態で述べたのと同様に、フォトリソグラフィ技術及びエッチング技術が用いられ、パッシベーション膜７０に開口部７０ａが形成される。

図１４（Ｂ）にはゲート電極の形成工程の要部断面図を模式的に示している。
パッシベーション膜７０の開口部７０ａの形成後、図１４（Ｂ）に示すように、ゲート電極４０が形成される。例えば、上記第１の実施の形態で述べたのと同様に、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術が用いられ、パッシベーション膜７０の開口部７０ａ内及びその外側に、ショットキー電極として機能するゲート電極４０が形成される。

以上のような工程により、図１４（Ｂ）に示すような構成を有する半導体装置１Ｂａが形成される。半導体装置１Ｂａでは、面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少する傾斜Ａｌ組成のバッファ層１０、及びチャネル層２０側から面８０ａ側に向かってＡｌ組成が増加する傾斜Ａｌ組成のバリア層８０が設けられる。これにより、オフリーク電流及びオン抵抗が低減され、高効率且つ高出力で動作する、高性能の半導体装置１Ｂａが実現される。

尚、半導体装置１Ｂａのゲート電極４０、ソース電極５０及びドレイン電極６０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極４０、ソース電極５０及びドレイン電極６０にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極５０及びドレイン電極６０の形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極４０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。

ここでは、基板２として、半絶縁性ＳｉＣ基板を用いる例を示したが、ＦＥＴの機能を持つ構造部に窒化物半導体が用いられていれば、他の基板材料が用いられてもよい。基板２には、半絶縁性基板が用いられてもよいし、導電性基板が用いられてもよい。基板２には、半絶縁性ＳｉＣ基板のほか、導電性ＳｉＣ基板、サファイア基板、ＧａＮ基板、Ｓｉ基板、ダイヤモンド基板等が用いられてもよい。

ここでは、半導体装置１Ｂａにショットキー電極として機能するゲート電極４０を設ける例を示したが、ゲート電極４０とバリア層８０との間に、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜を設け、ＭＩＳ型ゲート構造としてもよい。

［第３の実施の形態］
図１５は第３の実施の形態に係る半導体装置の一例について説明する図である。図１５には第３の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。

図１５に示す半導体装置１Ｃは、ＨＥＭＴの一例である。半導体装置１Ｃは、傾斜Ａｌ組成のバリア層８０にリセス８３が設けられ、そのリセス８３にゲート電極４０が設けられた構成を有する。半導体装置１Ｃは、このような構成を有する点で、上記第２の実施の形態で述べた半導体装置１Ｂ等と相違する。

半導体装置１Ｃのバリア層８０には、例えば、チャネル層２０の面２０ａには達しない、有底のリセス８３が設けられる。リセス８３が設けられることで、バリア層８０には、チャネル層２０側からそれとは反対側（面８０ａ側）に向かう方向の厚さ（チャネル層２０の面２０ａからの高さ）が、比較的薄い厚さＴ１の部位８１と、比較的厚い厚さＴ２の部位８２とが設けられる。比較的薄い厚さＴ１の部位８１は、ゲート電極４０直下に設けられる。比較的厚い厚さＴ２の部位８２は、ゲート電極４０とソース電極５０との間及びソース電極５０の直下、並びにゲート電極４０とドレイン電極６０との間及びドレイン電極６０の直下に、設けられる。

尚、ソース電極５０及びドレイン電極６０の直下には、バリア層８０を貫通するか、或いはバリア層８０を貫通してチャネル層２０に達するリセスに形成される、ｎ－ＧａＮ等の再成長層がコンタクト層として設けられてもよい。

半導体装置１Ｃでは、ゲート電極４０直下のバリア層８０にリセス８３が設けられることで、ゲート電極４０直下のバリア層８０が薄くなり、分極が弱められ、チャネル層２０に生成される２ＤＥＧ１ａ（全部又は一部）が消失する。これにより、ノーマリオフ型の半導体装置１Ｃが実現される。

また、半導体装置１Ｃでは、そのバリア層８０に、チャネル層２０側から面８０ａ側に向かってＡｌ組成が増加する傾斜Ａｌ組成が採用される。そのため、ゲート電極４０直下の、バリア層８０の薄い部位８１には、比較的Ａｌ組成の低い窒化物半導体が残るようになる。従って、比較的Ａｌ組成の高い窒化物半導体を残す場合に比べて、ゲート電極４０直下のバリア層８０を薄くすることによる２ＤＥＧ１ａの減少量が大きくなる。

このように半導体装置１Ｃでは、傾斜Ａｌ組成のバッファ層１０及びバリア層８０が設けられ、その傾斜Ａｌ組成のバリア層８０の、ゲート電極４０が設けられる部位８１に、リセス８３が設けられる。これにより、傾斜Ａｌ組成のバッファ層１０によってオフリーク電流が低減され、傾斜Ａｌ組成のバリア層８０によってオン抵抗が低減され、高効率且つ高出力で動作する、ノーマリオフ型の高性能の半導体装置１Ｃが実現される。

図１６は第３の実施の形態に係る半導体装置の一例のバンド構造について説明する図である。図１６（Ａ）には傾斜Ａｌ組成のバッファ層及びバリア層が設けられ、ゲート電極直下のバリア層にリセスが設けられた半導体装置の一例の要部断面図を模式的に示している。図１６（Ｂ）及び図１６（Ｃ）には傾斜Ａｌ組成のバッファ層及びバリア層が設けられ、ゲート電極直下のバリア層にリセスが設けられた半導体装置の一例のバンド構造を示している。ここで、図１６（Ｂ）にはゲート電極直下のバンド構造を示し、図１６（Ｃ）にはゲート電極直下以外のバンド構造を示している。図１６（Ｂ）及び図１６（Ｃ）において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ準位を表している。

図１６（Ａ）に示す半導体装置１Ｃでは、上記半導体装置１Ｂと同様に、面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少するＡｌ_ｘＧａ_１－ｘＮ（０≦ｘ≦１）のバッファ層１０が設けられる。図１６（Ａ）に示す半導体装置１Ｃでは、このようなバッファ層１０の面１０ｂ上に、ＧａＮのチャネル層２０が設けられ、そのチャネル層２０の面２０ａ上に、バリア層８０が設けられる。チャネル層２０の、バリア層８０との接合界面近傍に、２ＤＥＧ１ａが生成される。図１６（Ａ）に示す半導体装置１Ｃでは、チャネル層２０側からそれとは反対側の面８０ａ側に向かってＡｌ組成が増加するＡｌ_ｙＧａ_１－ｙＮ（０≦ｙ≦１）のバリア層８０が設けられる。図１６（Ａ）に示す半導体装置１Ｃでは、バリア層８０にリセス８３が設けられ、比較的薄い厚さＴ１の部位８１と、比較的厚い厚さＴ２の部位８２とが形成される。図１６（Ａ）に示す半導体装置１Ｃでは、このようなバリア層８０のリセス８３の部位８１に、ゲート電極４０が設けられ、バリア層８０の部位８２の面８０ａ上に、ソース電極５０及びドレイン電極６０が設けられる。このような構成を有する半導体装置１Ｃのバンド構造は、例えば、図１６（Ｂ）及び図１６（Ｃ）に示すようなものとなる。

半導体装置１Ｃにおいて、上記のような傾斜Ａｌ組成とされたバッファ層１０では、その層中に負の固定電荷が発生し（図４（Ｃ））、ｐ型半導体性が発現する。半導体装置１Ｃにおいて、上記のような傾斜Ａｌ組成とされたバリア層８０では、その層中に正の固定電荷が発生し（図１０（Ｃ））、ｎ型半導体性が発現する。半導体装置１Ｃでは、バッファ層１０のｐ型半導体性により、例えば、図１６（Ｂ）及び図１６（Ｃ）に示すように、バッファ層１０及びチャネル層２０のバンドが押し上げられる。更に、半導体装置１Ｃのゲート電極４０直下では、ｎ型半導体性のバリア層８０にリセス８３が形成され、比較的薄い部位８１が形成されることで、分極が弱められ、例えば、図１６（Ｂ）に示すように、チャネル層２０に生成される２ＤＥＧ１ａが消失する。半導体装置１Ｃのゲート電極４０直下以外では、ｎ型半導体性のバリア層８０の、比較的厚い部位８２により、例えば、図１６（Ｃ）に示すように、バリア層８０のバンドが押し下げられる。

半導体装置１Ｃでは、このようにバッファ層１０及びチャネル層２０のバンドが押し上げられることで、閾値電圧が高められてオフリーク電流が低減される。半導体装置１Ｃでは更に、ゲート電極４０直下においては分極が弱められることで、２ＤＥＧ１ａが消失されてノーマリオフ化され、ゲート電極４０直下以外ではバンドが押し下げられることで、２ＤＥＧ１ａが増加されてオン抵抗が低減される。傾斜Ａｌ組成のバッファ層１０及びバリア層８０が設けられ、ゲート電極４０直下のバリア層８０にリセス８３が設けられることで、オフリーク電流及びオン抵抗が低減され、高効率且つ高出力で動作する、ノーマリオフ型の高性能の半導体装置１Ｃが実現される。

続いて、第３の実施の形態に係る半導体装置の形成方法について述べる。
図１７は第３の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１７（Ａ）及び図１７（Ｂ）にはそれぞれ、第３の実施の形態に係る半導体装置形成の一例の各工程の要部断面図を模式的に示している。

図１７（Ａ）にはバリア層のリセスの形成工程の要部断面図を模式的に示している。
第３の実施の形態では、上記第２の実施の形態で述べた図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）、図１３（Ｂ）及び図１４（Ａ）の工程までは同じとすることができる。第３の実施の形態では、図１４（Ａ）の工程後、図１７（Ａ）に示すように、パッシベーション膜７０又はその上に形成されるレジストパターン（図示せず）をマスクとして、バリア層８０のエッチングが行われる。バリア層８０のエッチングは、例えば、Ｃｌ系ガスを用いたドライエッチングによって行われる。これにより、バリア層８０に、パッシベーション膜７０の開口部７０ａに連通するリセス８３が形成される。バリア層８０のエッチングでは、例えば、チャネル層２０の面２０ａからリセス８３の底面までの高さが２ｎｍ以上となるようにする。

図１７（Ｂ）にはゲート電極の形成工程の要部断面図を模式的に示している。
バリア層８０のリセス８３の形成後、図１７（Ｂ）に示すように、ゲート電極４０が形成される。例えば、上記同様に、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術が用いられ、バリア層８０のリセス８３内、パッシベーション膜７０の開口部７０ａ内及びその外側に、ショットキー電極として機能するゲート電極４０が形成される。

以上のような工程により、図１７（Ｂ）に示すような構成を有する半導体装置１Ｃａが形成される。
尚、半導体装置１Ｃａのゲート電極４０、ソース電極５０及びドレイン電極６０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ソース電極５０及びドレイン電極６０の形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極４０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。

基板２には、半絶縁性基板が用いられてもよいし、導電性基板が用いられてもよい。基板２には、半絶縁性ＳｉＣ基板のほか、導電性ＳｉＣ基板、サファイア基板、ＧａＮ基板、Ｓｉ基板、ダイヤモンド基板等が用いられてもよい。

ここでは、半導体装置１Ｃａにショットキー電極として機能するゲート電極４０を設ける例を示したが、ゲート電極４０と、バリア層８０のリセス８３の内面との間に、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜を設け、ＭＩＳ型ゲート構造としてもよい。

ここでは、バリア層８０に、チャネル層２０の面２０ａには達しないリセス８３を設ける例を示したが、チャネル層２０の面２０ａに達するリセス８３を設けることもできる。この場合、リセス８３に設けられるゲート電極４０と、リセス８３の側面及びリセス８３の底面のチャネル層２０の面２０ａとの間には、ゲート絶縁膜が設けられてもよい。

また、ここでは、傾斜Ａｌ組成のバリア層８０にリセス８３を設ける例を示したが、均一組成のＡｌＧａＮ等のバリア層、例えば、上記第１の実施の形態で述べたバリア層３０にリセスを設け、ゲート電極４０直下の２ＤＥＧ１ａを消失させるようにしてもよい。

［第４の実施の形態］
図１８は第４の実施の形態に係る半導体装置の一例について説明する図である。図１８（Ａ）には第４の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。図１８（Ｂ）には第４の実施の形態に係る半導体装置の一例のバンド構造を示している。図１８（Ｂ）において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ準位を表している。

図１８（Ａ）に示す半導体装置１Ｄは、ＨＥＭＴの一例である。半導体装置１Ｄは、傾斜Ａｌ組成のバリア層８０の面８０ａ上に更に、傾斜Ａｌ組成のバリア層９０が設けられた構成を有する。半導体装置１Ｄは、このような構成を有する点で、上記第２の実施の形態で述べた半導体装置１Ｂ等と相違する。

図１８（Ａ）に示す半導体装置１Ｄでは、上記半導体装置１Ｂと同様に、面１０ａ側から面１０ｂ側に向かってＡｌ組成が減少するＡｌ_ｘＧａ_１－ｘＮ（０≦ｘ≦１）のバッファ層１０が設けられる。図１８（Ａ）に示す半導体装置１Ｄでは、このようなバッファ層１０の面１０ｂ上に、ＧａＮのチャネル層２０が設けられ、そのチャネル層２０の面２０ａ上に、バリア層８０が設けられる。チャネル層２０の、バリア層８０との接合界面近傍に、２ＤＥＧ１ａが生成される。図１８（Ａ）に示す半導体装置１Ｄでは、チャネル層２０側からそれとは反対側の面８０ａ側に向かってＡｌ組成が増加するＡｌ_ｙＧａ_１－ｙＮ（０≦ｙ≦１）のバリア層８０が設けられる。図１８（Ａ）に示す半導体装置１Ｄでは更に、バリア層８０の面８０ａ上に、バリア層８０側からそれとは反対側の面９０ａ側に向かってＡｌ組成が増加するＡｌ_ｚＧａ_１－ｚＮ（０≦ｚ≦１）のバリア層９０が設けられる。例えば、バリア層９０の、バリア層８０の面８０ａとの界面におけるＡｌ組成は、そのバリア層８０の面８０ａのＡｌ組成よりも小さくなるように設定される。図１８（Ａ）に示す半導体装置１Ｄでは、このようなバリア層９０の面９０ａ上に、ゲート電極４０、ソース電極５０及びドレイン電極６０が設けられる。このような構成を有する半導体装置１Ｄのバンド構造は、例えば、図１８（Ｂ）に示すようなものとなる。

半導体装置１Ｄにおいて、上記のような傾斜Ａｌ組成とされたバッファ層１０では、その層中に負の固定電荷が発生し（図４（Ｃ））、ｐ型半導体性が発現する。半導体装置１Ｄにおいて、上記のような傾斜Ａｌ組成とされたバリア層８０及びバリア層９０では、その層中に正の固定電荷が発生し（図１０（Ｃ））、ｎ型半導体性が発現する。半導体装置１Ｄでは、傾斜Ａｌ組成とされたバッファ層１０のｐ型半導体性により、例えば、図１８（Ｂ）に示すように、バッファ層１０及びチャネル層２０のバンドが押し上げられる。半導体装置１Ｄでは、バリア層８０のｎ型半導体性により、例えば、図１８（Ｂ）に示すように、バリア層８０のバンドが押し下げられる。半導体装置１Ｄでは更に、傾斜Ａｌ組成とされ、バリア層８０の面８０ａとの界面におけるＡｌ組成を当該面８０ａのＡｌ組成よりも小さくしたバリア層９０により、例えば、図１８（Ｂ）に示すように、当該面８０ａとの界面にエネルギー障壁が形成される。

半導体装置１Ｄでは、このようにバッファ層１０及びチャネル層２０のバンドが押し上げられることで、閾値電圧が高められ、オフリーク電流が低減される。半導体装置１Ｄでは、バリア層８０のバンドが押し下げられることで、チャネル層２０に生成される２ＤＥＧ１ａが増加され、オン抵抗が低減される。半導体装置１Ｄでは更に、バリア層８０上に、エネルギー障壁を形成するバリア層９０が設けられることで、リーク電流が低減される。傾斜Ａｌ組成のバッファ層１０、バリア層８０及びバリア層９０が設けられることで、オフリーク電流、オン抵抗及びリーク電流が低減され、高効率且つ高出力で動作する、高性能の半導体装置１Ｄが実現される。

続いて、第４の実施の形態に係る半導体装置の形成方法について述べる。
図１９は第４の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１９（Ａ）及び図１９（Ｂ）にはそれぞれ、第４の実施の形態に係る半導体装置形成の一例の各工程の要部断面図を模式的に示している。

図１９（Ａ）には半導体層の形成工程の要部断面図を模式的に示している。
第４の実施の形態では、上記第２の実施の形態で述べた図１２（Ａ）及び図１２（Ｂ）の工程までは同じとすることができる。第４の実施の形態では、図１２（Ｂ）の工程後、図１９（Ａ）に示すように、バリア層８０の面８０ａ上に、傾斜Ａｌ組成のバリア層９０として、バリア層８０側からそれとは反対側の面９０ａ側に向かってＡｌ組成が増加する、厚さ１０ｎｍのＡｌ_ｚＧａ_１－ｚＮ層（０≦ｚ≦１）が成長される。例えば、バリア層８０側から面９０ａ側に向かってＡｌ組成が一定のレートで増加するように、バリア層９０が成長される。

バリア層９０の分極ｎドーピング濃度Ｎｄ［ｃｍ^－３］は、バリア層８０側のＡｌ組成をｃ５、面９０ａ側のＡｌ組成をｃ６、厚さをｔ３［ｃｍ］とした時、Ｎｄ＝３．２５×１０^１３×（ｃ６－ｃ５）／ｔ３で表される。バリア層９０の分極ｎドーピング濃度Ｎｄ［ｃｍ^－３］は、Ｎｄ＞０［ｃｍ^－３］となるように設定される。但し、バリア層９０のバリア層８０側のＡｌ組成ｃ５が、バリア層８０の面８０ａ側のＡｌ組成ｃ４よりも小さくなるように、即ち、ｃ５＜ｃ４となるように、設定される。これにより、バリア層９０とバリア層８０との界面に、リーク電流を抑えるエネルギー障壁が形成される。例えば、バリア層９０のバリア層８０側のＡｌ組成ｃ５＝０．１、バリア層９０の面９０ａ側のＡｌ組成ｃ６＝０．１５とすれば、分極ｎドーピング濃度Ｎｄ＝１．６３×１０^１８［ｃｍ^－３］となる。

尚、ここでは、傾斜Ａｌ組成のバリア層９０としてＡｌ_ｚＧａ_１－ｚＮ層（０≦ｚ≦１）を用いる例を示すが、バリア層８０には、前述のように、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等を含む層が用いられてもよい。

バリア層９０の形成後は、上記第２の実施の形態で述べた図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）及び図１４（Ｂ）の工程の例に従い、ソース電極５０及びドレイン電極６０の形成、パッシベーション膜７０及びその開口部７０ａの形成、ゲート電極４０の形成が行われる。これにより、図１９（Ｂ）に示すような構成を有する半導体装置１Ｄａが形成される。オフリーク電流、オン抵抗及びリーク電流が低減され、高効率且つ高出力で動作する、高性能の半導体装置１Ｄａが実現される。

尚、第４の実施の形態において、ゲート電極４０直下のバリア層８０及びバリア層９０には、上記第３の実施の形態の例に従い、リセスを設けることもできる。
図２０は第４の実施の形態に係る半導体装置の形成方法の別の例について説明する図である。図２０（Ａ）及び図２０（Ｂ）にはそれぞれ、第４の実施の形態に係る半導体装置形成の別例の各工程の要部断面図を模式的に示している。

ゲート電極４０直下のバリア層８０及びバリア層９０にリセスを形成する場合には、例えば、次のような方法が用いられる。まず、上記のようにバリア層９０が形成され、図１３（Ａ）、図１３（Ｂ）及び図１４（Ａ）の工程の例に従い、ソース電極５０及びドレイン電極６０の形成、パッシベーション膜７０及びその開口部７０ａの形成が行われる。その後、図２０（Ａ）に示すように、パッシベーション膜７０又はその上に形成されるレジストパターン（図示せず）をマスクとして、バリア層９０及びバリア層８０のエッチングが行われる。これにより、バリア層９０及びバリア層８０に、パッシベーション膜７０の開口部７０ａに連通するリセス９３が形成される。そして、バリア層９０及びバリア層８０のリセス９３の形成後、図２０（Ｂ）に示すように、ゲート電極４０が形成される。これにより、図２０（Ｂ）に示すような構成を有する半導体装置１Ｄｂが形成される。

半導体装置１Ｄｂでは、ゲート電極４０直下のバリア層９０及びバリア層８０にリセス９３が設けられることで、ゲート電極４０直下の２ＤＥＧ１ａが消失されてノーマリオフ化される。オフリーク電流、オン抵抗及びリーク電流が低減され、高効率且つ高出力で動作する、ノーマリオフ型の高性能の半導体装置１Ｄｂが実現される。

ここでは、バリア層９０として、バリア層８０側からそれとは反対側の面９０ａ側に向かってＡｌ組成が増加する傾斜Ａｌ組成のバリア層９０を設ける例を示した。このほか、バリア層９０のバリア層８０側のＡｌ組成（ｃ５）が、バリア層８０の面８０ａ側のＡｌ組成（ｃ４）よりも小さくなれば（ｃ５＜ｃ４）、バリア層９０は必ずしも傾斜Ａｌ組成にすることを要しない。バリア層９０が傾斜Ａｌ組成でなくても、バリア層８０側のＡｌ組成が、バリア層８０の面８０ａ側のＡｌ組成よりも小さければ、バリア層８０とバリア層９０との界面にエネルギー障壁を形成し、リーク電流を抑えることが可能である。

また、第１の実施の形態で述べたバリア層３０の面３０ａ上に、バリア層３０側のＡｌ組成が、バリア層３０（その面３０ａ）のＡｌ組成よりも小さくなるバリア層９０であって、傾斜Ａｌ組成とされた又は傾斜Ａｌ組成とされないバリア層９０が設けられてもよい。このようにしても、バリア層３０とバリア層９０との界面にエネルギー障壁を形成し、リーク電流を抑えることが可能である。

以上、第１～第４の実施の形態について説明した。
上記第１～第４の実施の形態で述べたような構成を有する半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。

［第５の実施の形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第５の実施の形態として説明する。

図２１は第５の実施の形態に係る半導体パッケージの一例について説明する図である。図２１には第５の実施の形態に係る半導体パッケージの一例の要部平面図を模式的に示している。

図２１に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、上記第１の実施の形態で述べた半導体装置１Ａ（図３）、半導体装置１Ａが搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。

半導体装置１Ａは、例えば、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１Ａには、上記ゲート電極４０と接続されたパッド４０ａ、ソース電極５０と接続されたパッド５０ａ、及びドレイン電極６０と接続されたパッド６０ａが設けられる。パッド４０ａ、パッド５０ａ及びパッド６０ａはそれぞれ、Ａｕ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１Ａ及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。

半導体装置１Ａの、ゲート電極４０と接続されたパッド４０ａ及びドレイン電極６０と接続されたパッド６０ａが設けられる面とは反対側の面に、ソース電極５０と接続された外部接続用電極が設けられてもよい。当該外部接続用電極を、ソースリード２１２に繋がるダイパッド２１０ａに、半田等の導電性接合材を用いて接続してもよい。

例えば、上記第１の実施の形態で述べた半導体装置１Ａが用いられ、このような構成を有する半導体パッケージ２００が得られる。
上記のように、半導体装置１Ａでは、チャネル層２０の下に、チャネル層２０側に向かってＡｌ組成が減少する傾斜Ａｌ組成のバッファ層１０が設けられる。バッファ層１０は、ｐ型半導体性を有し、バッファ層１０によってバンドが押し上げられ、閾値電圧が高められ、オフリーク電流が低減される。これにより、電力効率の高い、高性能の半導体装置１Ａが実現される。このような半導体装置１Ａが用いられ、高性能の半導体パッケージ２００が実現される。

ここでは、半導体装置１Ａを例にしたが、他の半導体装置１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等を用いて同様に半導体パッケージを得ることが可能である。

［第６の実施の形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第６の実施の形態として説明する。

図２２は第６の実施の形態に係る力率改善回路の一例について説明する図である。図２２には第６の実施の形態に係る力率改善回路の一例の等価回路図を示している。
図２２に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。

ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。

例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、上記半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等が用いられる。

上記のように、半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等では、チャネル層２０の下に、チャネル層２０側に向かってＡｌ組成が減少する傾斜Ａｌ組成のバッファ層１０が設けられる。バッファ層１０は、ｐ型半導体性を有し、バッファ層１０によってバンドが押し上げられ、閾値電圧が高められ、オフリーク電流が低減される。これにより、電力効率の高い、高性能の半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等が実現される。このような半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等が用いられ、高性能のＰＦＣ回路３００が実現される。

［第７の実施の形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第７の実施の形態として説明する。

図２３は第７の実施の形態に係る電源装置の一例について説明する図である。図２３には第７の実施の形態に係る電源装置の一例の等価回路図を示している。
図２３に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。

一次側回路４１０には、上記第６の実施の形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数、ここでは一例として４つのスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。

二次側回路４２０には、複数、ここでは一例として３つのスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１～４４４に、上記半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１～４２３には、シリコンを用いた通常のＭＩＳ型ＦＥＴが用いられる。

上記のように、半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等では、チャネル層２０の下に、チャネル層２０側に向かってＡｌ組成が減少する傾斜Ａｌ組成のバッファ層１０が設けられる。バッファ層１０は、ｐ型半導体性を有し、バッファ層１０によってバンドが押し上げられ、閾値電圧が高められ、オフリーク電流が低減される。これにより、電力効率の高い、高性能の半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等が実現される。このような半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等が用いられ、高性能の電源装置４００が実現される。

［第８の実施の形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第８の実施の形態として説明する。

図２４は第８の実施の形態に係る増幅器の一例について説明する図である。図２４には第８の実施の形態に係る増幅器の一例の等価回路図を示している。
図２４に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。

デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。

このような構成を有する増幅器５００のパワーアンプ５４０に、上記半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等が用いられる。
上記のように、半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等では、チャネル層２０の下に、チャネル層２０側に向かってＡｌ組成が減少する傾斜Ａｌ組成のバッファ層１０が設けられる。バッファ層１０は、ｐ型半導体性を有し、バッファ層１０によってバンドが押し上げられ、閾値電圧が高められ、オフリーク電流が低減される。これにより、電力効率の高い、高性能の半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等が実現される。このような半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等が用いられ、高性能の増幅器５００が実現される。

上記半導体装置１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ等を適用した各種電子装置（上記第５～第８の実施の形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器又は電子装置に搭載することが可能である。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１面と、前記第１面とは反対側の第２面とを有し、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する第１窒化物半導体を含み、前記第１面側から前記第２面側に向かって、Ａｌ組成が減少するバッファ層と、
前記バッファ層の前記第２面側に設けられ、第２窒化物半導体を含むチャネル層と、
前記チャネル層の、前記バッファ層側とは反対側に設けられ、第３窒化物半導体を含む第１バリア層と
を有することを特徴とする半導体装置。

（付記２） 前記バッファ層は、前記第１面側のＡｌ組成をｃ１、前記第２面側のＡｌ組成をｃ２、前記第１面側から前記第２面側までの厚さをｔ１［ｃｍ］とした時、３．２５×１０^１３×（ｃ１－ｃ２）／ｔ１≧１×１０^１７［ｃｍ^－３］の関係を満たすことを特徴とする付記１に記載の半導体装置。

（付記３） 前記チャネル層の、前記バッファ層側から前記第１バリア層側までの厚さが、５０ｎｍ以下であることを特徴とする付記１又は２に記載の半導体装置。
（付記４） 前記第１バリア層は、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する前記第３窒化物半導体を含み、前記チャネル層側から、前記チャネル層側とは反対側に向かって、Ａｌ組成が増加することを特徴とする付記１乃至３のいずれかに記載の半導体装置。

（付記５） 前記第１バリア層は、前記チャネル層側のＡｌ組成をｃ３、前記チャネル層側とは反対側のＡｌ組成をｃ４、前記チャネル層側から、前記チャネル層側とは反対側までの厚さをｔ２［ｃｍ］とした時、３．２５×１０^１３×（ｃ４－ｃ３）／ｔ２≧５×１０^１７［ｃｍ^－３］の関係を満たすことを特徴とする付記４に記載の半導体装置。

（付記６） 前記第１バリア層の、前記チャネル層側とは反対側に設けられ、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する第４窒化物半導体を含む第２バリア層を有し、
前記第２バリア層は、前記第１バリア層側のＡｌ組成が、前記第１バリア層の、前記チャネル層側とは反対側のＡｌ組成よりも小さいことを特徴とする付記１乃至５のいずれかに記載の半導体装置。

（付記７） 前記第１バリア層の、前記チャネル層側とは反対側に設けられるソース電極及びドレイン電極と、
前記第１バリア層の、前記チャネル層側とは反対側に設けられ、前記ソース電極と前記ドレイン電極との間に位置するゲート電極と
を有し、
前記第１バリア層は、
前記ゲート電極と対向し、前記チャネル層側から、前記チャネル層側とは反対側に向かって、第１厚さを有する第１部位と、
前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間と対向し、前記チャネル層側から、前記チャネル層側とは反対側に向かって、前記第１厚さよりも厚い第２厚さを有する第２部位と
を含むことを特徴とする付記１乃至６のいずれかに記載の半導体装置。

（付記８） 第１面と、前記第１面とは反対側の第２面とを有し、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する第１窒化物半導体を含み、前記第１面側から前記第２面側に向かって、Ａｌ組成が減少するバッファ層を形成する工程と、
前記バッファ層の前記第２面側に、第２窒化物半導体を含むチャネル層を形成する工程と、
前記チャネル層の、前記バッファ層側とは反対側に、第３窒化物半導体を含む第１バリア層を形成する工程と
を有することを特徴とする半導体装置の製造方法。

（付記９） 前記第１バリア層を形成する工程は、
Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する前記第３窒化物半導体を含み、前記チャネル層側から、前記チャネル層側とは反対側に向かって、Ａｌ組成が増加する前記第１バリア層を形成する工程を含むことを特徴とする付記８に記載の半導体装置の製造方法。

（付記１０） 前記第１バリア層の、前記チャネル層側とは反対側に、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する第４窒化物半導体を含む第２バリア層を形成する工程を有し、
前記第２バリア層は、前記第１バリア層側のＡｌ組成が、前記第１バリア層の、前記チャネル層側とは反対側のＡｌ組成よりも小さいことを特徴とする付記８又は９に記載の半導体装置の製造方法。

（付記１１） 前記第１バリア層の、前記チャネル層側とは反対側に、ソース電極及びドレイン電極を形成する工程と、
前記第１バリア層の、前記チャネル層側とは反対側に、前記ソース電極と前記ドレイン電極との間に位置するゲート電極を形成する工程と
を有し、
前記第１バリア層を形成する工程は、
前記ゲート電極と対向し、前記チャネル層側から、前記チャネル層側とは反対側に向かって、第１厚さを有する第１部位と、
前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間と対向し、前記チャネル層側から、前記チャネル層側とは反対側に向かって、前記第１厚さよりも厚い第２厚さを有する第２部位と
を形成する工程を含むことを特徴とする付記８乃至１０のいずれかに記載の半導体装置の製造方法。

（付記１２） 第１面と、前記第１面とは反対側の第２面とを有し、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する第１窒化物半導体を含み、前記第１面側から前記第２面側に向かって、Ａｌ組成が減少するバッファ層と、
前記バッファ層の前記第２面側に設けられ、第２窒化物半導体を含むチャネル層と、
前記チャネル層の、前記バッファ層側とは反対側に設けられ、第３窒化物半導体を含む第１バリア層と
を有する半導体装置を備えることを特徴とする電子装置。

１Ａ，１Ａａ，１Ｂ，１Ｂａ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｄｂ，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ 半導体装置
１ａ，１０３ ２ＤＥＧ
２ 基板
３ 核形成層
４，１０ バッファ層
１０ａ，１０ｂ，２０ａ，３０ａ，８０ａ，９０ａ 面
２０，１０１，１０８ チャネル層
３０，８０，９０，１０２ バリア層
４０，１０５ ゲート電極
４０ａ，５０ａ，６０ａ パッド
５０，１０６ ソース電極
６０，１０７ ドレイン電極
７０ パッシベーション膜
７０ａ 開口部
８１，８２ 部位
８３，９３ リセス
１０４Ａ，１０４Ｂ キャップ層
１０９，１１０ 再成長層
１１１ ゲート絶縁膜
１５０ａ，１５０ｂ，１５０ｃ，１５０ｄ 層
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０，４２１，４２２，４２３，４４１，４４２，４４３，４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０，３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０，５３０ ミキサー
５４０ パワーアンプ
Ｔ１，Ｔ２ 厚さ

Claims (9)

1. 第１面と、前記第１面とは反対側の第２面とを有し、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する第１窒化物半導体を含み、前記第１面側から前記第２面側に向かって、Ａｌ組成が減少するバッファ層と、
   前記バッファ層の前記第２面側に設けられ、第２窒化物半導体を含むチャネル層と、
   前記チャネル層の、前記バッファ層側とは反対側に設けられ、第３窒化物半導体を含む第１バリア層と
   を有することを特徴とする半導体装置。
2. 前記バッファ層は、前記第１面側のＡｌ組成をｃ１、前記第２面側のＡｌ組成をｃ２、前記第１面側から前記第２面側までの厚さをｔ１［ｃｍ］とした時、３．２５×１０^１３×（ｃ１－ｃ２）／ｔ１≧１×１０^１７［ｃｍ^－３］の関係を満たすことを特徴とする請求項１に記載の半導体装置。
3. 前記チャネル層の、前記バッファ層側から前記第１バリア層側までの厚さが、５０ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１バリア層は、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する前記第３窒化物半導体を含み、前記チャネル層側から、前記チャネル層側とは反対側に向かって、Ａｌ組成が増加することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記第１バリア層は、前記チャネル層側のＡｌ組成をｃ３、前記チャネル層側とは反対側のＡｌ組成をｃ４、前記チャネル層側から、前記チャネル層側とは反対側までの厚さをｔ２［ｃｍ］とした時、３．２５×１０^１３×（ｃ４－ｃ３）／ｔ２≧５×１０^１７［ｃｍ^－３］の関係を満たすことを特徴とする請求項４に記載の半導体装置。
6. 前記第１バリア層の、前記チャネル層側とは反対側に設けられ、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する第４窒化物半導体を含む第２バリア層を有し、
   前記第２バリア層は、前記第１バリア層側のＡｌ組成が、前記第１バリア層の、前記チャネル層側とは反対側のＡｌ組成よりも小さいことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
7. 前記第１バリア層の、前記チャネル層側とは反対側に設けられるソース電極及びドレイン電極と、
   前記第１バリア層の、前記チャネル層側とは反対側に設けられ、前記ソース電極と前記ドレイン電極との間に位置するゲート電極と
   を有し、
   前記第１バリア層は、
   前記ゲート電極と対向し、前記チャネル層側から、前記チャネル層側とは反対側に向かって、第１厚さを有する第１部位と、
   前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間と対向し、前記チャネル層側から、前記チャネル層側とは反対側に向かって、前記第１厚さよりも厚い第２厚さを有する第２部位と
   を含むことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
8. 第１面と、前記第１面とは反対側の第２面とを有し、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する第１窒化物半導体を含み、前記第１面側から前記第２面側に向かって、Ａｌ組成が減少するバッファ層を形成する工程と、
   前記バッファ層の前記第２面側に、第２窒化物半導体を含むチャネル層を形成する工程と、
   前記チャネル層の、前記バッファ層側とは反対側に、第３窒化物半導体を含む第１バリア層を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
9. 第１面と、前記第１面とは反対側の第２面とを有し、Ａｌと、Ｇａ及びＩｎのうちの少なくとも一方とを含有する第１窒化物半導体を含み、前記第１面側から前記第２面側に向かって、Ａｌ組成が減少するバッファ層と、
   前記バッファ層の前記第２面側に設けられ、第２窒化物半導体を含むチャネル層と、
   前記チャネル層の、前記バッファ層側とは反対側に設けられ、第３窒化物半導体を含む第１バリア層と
   を有する半導体装置を備えることを特徴とする電子装置。

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