DE3885255T2 - Verfahren zum Herstellen eines Galliumarsenid-Feldeffekt-Transistors. - Google Patents

Verfahren zum Herstellen eines Galliumarsenid-Feldeffekt-Transistors.

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Description

  • Die Erfindung betrifft Galliumarsenid-(GaAs-)Feldeffekttransistoren (FETs) und Verfahren zum Herstellen solcher Transistoren. Die Erfindung betrifft ein Verfahren zum Herstellen von GaAs-Transistoren mit selbst-ausrichtendem Gate (SAG) zur Verwendung in einem integrierten Schaltungsfeld.
  • Die derzeit zum Einsatz gelangenden Prozesse fallen in zwei Kategorien: (1) Thermisch-stabiles Feuerfest-Gate (RG) und (2) Substitutionsgate (SG). Aus dem Gesichtspunkt der Verarbeitung ist der RG-Prozeß einfacher und leichter zu handhaben als der SG-Prozeß, er bringt jedoch strengere Anforderungen bezüglich der Wärmestabilität der Schottky- Gate-Metallisierung mit sich. Das SG-Verfahren bringt keine ungewöhnlichen Anforderungen hinsichtlich der thermischen Stabilität für das Gate-Metall, allerdings erfordert es die schwierige Ausbildung einer Dreischicht-Gatesubstitutionsmaske bei sorgfältig gesteuertem T-Profil.
  • Während das RG-Verfahren insgesamt dem SG-Verfahren überlegen sein mag, litten die früheren Ausführungsformen des RG-Verfahrens an dem Erfordernis, einige Aspekte des Prozesses aufgrund unpassender Technologie verschlechtert auszuführen. Ein Hauptproblem in der Vergangenheit war, daß die thermische Stabilität des Gate-Metalls nicht ausreichte um ein Ausglühen des selbstausgerichteten n+-Implantats bei Temperaturen von oberhalb 750-800ºC zu ermöglichen, während die optimale Aktivierung der Kanal-Implantate des Bauelements bei Temperaturen oberhalb von 800ºC erfolgt und im allgemeinen im Bereich zwischen 810ºC-850ºC bei Oberflächen-Glühbehandlungen und grundsätzlich oberhalb von 900ºC bei RTA-Behandlung (rasches thermisches Glühen) liegt. Dies erfordert einen von zwei möglichen Kompromissen: entweder man glüht sowohl das anfängliche Kanal-Implantat und die anschließende Bauelementzone bei einer Glühtemperatur, die sich mit den n+ -implantierten Zonen verträgt, oder man sieht zwei getrennte Glühschritte vor, ein Kanal-Glühen vor der Gate-Ausbildung bei einem optimalen Produkt aus Zeit und Temperatur, gefolgt von einem Source-Drain-Glühen bei einer niedrigeren als der optimalen Temperatur. In jedem Fall leiden die Implantat-Aktivierung und die Elektronenbeweglichkeit in der Source- und Drain-Implantationszone, so daß die Kennlinien des FET unterhalb des Optimums liegen.
  • Ein weiterer Nachteil einiger Ausführungsformen des RG-Verfahrens ist der Einsatz einer Photoresist-Maske für das Plasmaätzen des Feuerfest- Gatemetalls. Da also dieses Verfahren zu einem FET ohne die überhängende "T-Gate"-Struktur führt, liefert es kein Mittel zum Beabstanden der Lage des Gates von Kanten der selbstausgerichteten n+-Zonen, und mithin kein Mittel zum Optimieren der Gate-Struktur gleichzeitig bezüglich Kapazität (Cgd) und Serienwiderstand.
  • Beim SG-Prozeß wird Gold als Feuerfest-Metall eingesetzt, da es einen niedrigen spezifischen Widerstand aufweist und seine thermische Stabilität für den Prozeß ausreichend ist. Im RG-Prozeß allerdings müssen die Feuerfest-Metalle derart beschaffen sein, daß die benötigte thermische Stabilität des Gate-Schottky-Kontaalts von innen erreicht werden kann. Gold ist kein geeignetes Metall für diesen Prozeß. Ein weiteres Problem in der Vergangenheit war der hohe spezifische Widerstand der sich für den RG-Prozeß eignenden Feuerfest-Metalle in Relation zu demjenigen von Gold. Der hohe spezifische Widerstand der Feuerfest-Gate-Metallisierung verkompliziert das RG-Verfahren, indem das Verbindungsmetall der ersten Ebene, welches einen niedrigeren spezifischen Widerstand haben muß als er für ein Feuerfest-Metall möglich ist, definiert wird durch eine zusätzliche Maskenebene und nicht durch die Gate- Maskenebene, wie es beim SG-Prozeß der Fall ist. Außerdem verschlechtert der hohe Gatewiderstand die Leistungsfähigkeit des nach dem RG-Verfahren gefertigten FETs, was diesen gut handhabbaren Prozeß für die Fertigung von Hochfrequenz-Analogschaltungen ausschließt.
  • Frühere SAG-FETs verwendeten eine symmetrische Struktur mit stark dotierten n+-Zonen auf jeder Seite der selbst-ausgerichteten Gateelektrode. Obschon diese Struktur relativ einfach zu fertigen ist, hat sie mehrere Nachteile. Als erstes verursacht die große Nähe der implantierten n+-Dralhzone bezüglich der Drain-Seite des Gates eine starke Verringerung der Gate-Draln-Durchbruchspannung, was in starkem Maße die schließliche Leistungsvertäglichkeit des FET begrenzt. Weiterhin setzt die starke Dotierung der implantierten n+-Drainzone sowie deren Nähe zu der Gate-Metallisierung die Gate-Drain-Kapazität herauf. Schließlich erhöht der dichte Abstand zwischen Source- und Drain-n+- Zonen den parasitären Substratstrom und verringert dadurch den Ausgangswiderstand des FET. All dies hat abträgliche Einflüsse auf das Leistungsvermögen eines selbstausgerichteten FETs, wenn dieser entweder in analogen oder digitalen Schaltungen verwendet wird, allerdings wird der Einsatz eines selbstausgerichteten FET zur Handhabung hochfrequenter Analogsignale durch die obigen Nachteile einer symmetrischen Bauelementstruktur besonders beeinträchtigt.
  • Die europäische Patentanmeldung EP-A-0 220 605 offenbart einen Prozeß zum Fertigen eines GaAs-Feldeffekttransistors, in welchem eine Kanalzone mit einem ersten Dotierungsniveau auf einem Substrat vorgesehen ist. Eine Schicht aus einem Gatematerial wird anschließend über der Kanalzone aufgebracht, und es wird eine Ätzmaske vorgesehen, um über der Kanalzone und auf dem Gatematerial ein Gate zu bilden. Freiliegende Bereiche der Gatematerialschicht werden anschließend während einer ersten Ätzfolge fortgeätzt, wobei die Ätzmaske unter Bildung einer T-Struktur in einer ersten Richtung hinterschnitten wird. Anschließend werden durch Implantieren von Dotierstoffen in die Kanalzone auf ein zweites Dotierungsniveau Source- und Drain-Zonen gebildet, wobei das Implantat durch die später entfernte Ätzmaske selbst-ausgerichtet wird. Allerdings können nach einem solchen Prozeß gefertigte Feldeffekttransistoren an sogenannten Kurzkanaleffekten leiden, die im folgenden diskutiert werden. Weiterhin wird ein Verfahren zum gleichzeitigen Bilden eines GaAs-FET von Anreicherungstyp und vom Verarmungstyp angegeben, wobei beide GaAs-FETs gleichzeitig durch einen derartigen Prozeß gebildet werden.
  • Die vorliegende Erfindung ist bestrebt, einen Ga-As-Feldeffekttransistor zu schaffen, der die dem Stand der Technik anhaftenden Nachteile überwindet. Gemäß der vorliegenden Erfindung wird ein Prozeß zum Herstellen eines GaAs-FETs geschaffen, welcher die Schritte umfaßt: Schaffen einer GaAs-Kanalzone mit einem ersten Dotierungsniveau auf einem Substrat, Schaffen einer Schicht eines Gate-Materials über der Kanalzone, Schaffen einer Ätzmaske auf der Gatematerial-Schicht und Bilden eines Gates über dem Kanal durch Ätzen der freiliegenden Abschnitte der Gatematerialschicht in einer Ätzfolge, bei der die Ätzmaske um eine erste Abmessung zur Schaffung einer T-Struktur hinterschnitten wird, Bilden von Source- und Drainzonen durch Implantieren von Dotierstoffen in Abschnitte der Kanalzone mit einem zweiten Dotierungsniveau, wobei das Implantat mit der Ätzmaske selbst-ausgerichtet wird, und Entfernen der Ätzmaske, dadurch gekennzeichnet, daß der Prozeß den weiteren Schritt umfaßt: Bilden von Übergangszonen, die sich von den Source- und Drainzonen aus jeweils in Richtung der unterhalb des Gates liegenden Kanalzonen erstrecken und ein Dotierungsniveau zwischen dem ersten und dem zweiten Dotierungsniveau aufweisen, indem eine dünne konforme Schicht aus dielektrischem Material über der Source, dem Drain und dem Gate geschaffen wird, wodurch im wesentlichen vertikale Wände des dielektrischen Materials in Nachbarschaft des Gates erzeugt werden, welche konforme Schicht eine Dicke hat, die geringer als die erste Abmessung ist, und Implantieren von Dotierstoffen mit einer Implantierungsenergie und Konzentration, durch welche die Dotierstoffe von den Wänden des dielektrischen Materials maskiert werden und das dielektrische Material in der Nachbarschaft der Wände durchdringen und in die darunterliegende Zone unter Bildung der Übergangszonen eindringen.
  • Gemäß einem Sekundär-Merkmal der vorliegenden Erfindung wird außerdem ein Verfahren zum gleichzeitigen Herstellen eines GaAs-FET vom Anreicherungstyp und eines GaAs-FET vom Verarmungstyp auf einem einzigen Wafer geschaffen, wodurch beide GaAs-FETs gleichzeitig in einem Prozeß gebildet werden, der in dem vorstehenden Abschnitt definiert ist, wobei zwei unterschiedlich dotierte GaAs-Kanalzonen vorgesehen sind, die zu dem GaAs-FET vom Anreicherungstyp bzw. vom Verarmungstyp gehören.
  • m die Erfindung und deren verschiedene weitere bevorzugte Merkmale leichter zu verstehen, wird die Erfindung nun aber lediglich als Beispiel unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:
  • Fig. 1 eine schematische Schnittansicht einer bekannten Struktur mit gleichzeitig ausgebildeten GaAs-FETs vom Anreicherungs- und vom Verarmungstyp;
  • Fig. 2, 3a, 3b und 4 bis 7 aufeinanderfolgende Stadien eines Prozesses zur Bildung der Struktur gemäß Fig. 1;
  • Fig. 8, 9a, 9b, 11a, 11b aufeinanderfolgende Stadien einer GaAs- FET-Struktur bei einer Verarbeitung gemäß der Erfindung, wobei
  • Fig. 9 aus den Fig. 9a und 9b und Fig. 11 aus den Fig. 11a und 11b besteht;
  • Fig. 10 eine Verarbeitungsmöglichkeit, die nicht Teil der vorliegenden Erfindung ist;
  • Fig. 12 und 13 Stadien der Vervollständigung des erfindungsgemäßen Prozesses, wobei Fig. 13 aus den Fig. 13a, 13b und 13c besteht.
  • Fig. 1 zeigt die bekannte Struktur 10, in der gleichzeitig auf einem einzigen Wafer GaAs-FETs vom Anreicherungstyp und vom Verarmungstyp gebildet werden.
  • Die Verarbeitung eines Halbleiterwafers 10 ist beginnend in Fig. 2 dargestellt, wonach ein Galliumarsenid-(GaAs-)Substrat 12 zunächst in Lösungsmitteln gereinigt und dann geätzt wird, um denjenigen Abschnitt des Substrats 12 zu entfernen, der möglicherweise durch die Anwendung eines mechanischen Schmiergelpolierprozesses beschädigt wurde. Es wurde herausgefunden, daß durch Beseitigung von mindestens etwa 5 Mikrometer von jeder der Substratoberflächen der beschädigte Teil entfernt wird und sich eine Verbesserung der elektrischen Eigenschaften ergibt. Ein Problem beim Beseitigen des Materials von dem Substrat besteht darin, daß bei gewissen Ätzmitteln eine mit Löchern versehene oder eine rauhe Textur aufweisende Oberfläche entstehen kann. Ein bevorzugtes Ätzmittel, welches dieses Problem vermeidet, ist ein Gemisch aus Schwefelsäure, Wasserstoffperoxid und Wasser (H&sub2;SO&sub4;:H&sub2;O&sub2;:H&sub2;O) in einem Verhältnis von 5:1:1, angewendet bei einer Temperatur im Bereich von annähernd 30º bis 40ºC. Dieses Ätzmittel beschädigt den Wafer 11 nicht und läßt einen glatten Oberflächenzustand der Flächen des Wafers 10 stehen, was die weitere Verarbeitung des Wafers begünstigt, speziell dann, wenn mit Photolithographie gearbeitet wird.
  • Eine dielektrische Schicht 14, die als Passivierungsschicht für das GaAs dient, wird auf der Oberfläche des Substrats 12 zu einer Dicke von 900x10&supmin;¹&sup0;m (900A) oder weniger aus einem geeigneten dielektrischen Stoff gebildet. Die bevorzugten Materialien für die dielektrische Schicht 14 sind Siliziumnitrid (SiN), Silizium-Oxinitrid (SiON) und Siliziumdioxid (SiO&sub2;). Die Bildung der dielektrischen Schicht 14 schützt die Substratoberfläche, indem sie sie beispielsweise von Photoresist-Resten während der nachfolgenden Verarbeitung trennt. Die dielektrische Schicht 14 kann allerdings beseitigt werden, so daß Ionenimplantierungen direkt in die blanke GaAs-Oberfiäche erfolgen können, oder die GaAs-Oberfläche nur eine dünne, auf ihr gebildete Schicht nativen Oxids aufweist.
  • Auf einer Fläche 15 der dielektrischen 14 wird eine Photoresistschicht 16 gebildet. Die Photoresistschicht 16 wird für Richtmarkierungen 13 mit einem Muster versehen, welche als Ausrichtungsmarkierungen auf dem Wafer 11 zum Ausrichten von Masken und dergleichen dienen, beispielsweise zur Musterbildung von Implantierungsbereichen im späteren Verlauf des Verfahrens. Das Muster der Richtmarkierungen 13 wird in die dielektrische Schicht 14 hinein und dann in das darunterliegende GaAs-Substrat 12 geätzt. Nach dem Ätzen der Ausrichtungsmarkierugen wird die Photoresistschicht 16 entfernt, vorzugsweise mit einem Sauerstoff-Plasma.
  • Auf der Oberfläche 15 wird gemäß Fig. 3a eine weitere Photoresistschicht 18 gebildet. Die Photoresistschicht 18 wird mit einem Muster versehen, um ein oder mehrere Fenster 17 für die selektive Ionenimplantation durch die dielektrische Schicht 14 hindurch in das darunterliegende GaAs-Substrat 12 hinein zu bilden. Die Musterbildung erfolgt in irgendeiner bekannten Weise. Typischerweise wird auf der Photoresistschicht 18 eine photographische Maske gebildet, die das gewünschte Muster enthält, wobei die Richtmarkierungen auf der Maske mit den Richtmarkierungen auf dem Substrat 12 ausgerichtet werden. Das Photoresist 18 wird über die Maske belichtet, und anschließend wird die Maske entfernt. Es wird ein Lösungsmittel aufgebracht, so daß die belichteten Bereiche des Resists aufgelöst und fortgespült werden und so das unbelichtete Resistmaterial verbleibt, um als Implantierungsmaske zu dienen. Diese photolithographische Musterbildung kann gleichermaßen unter Verwendung alternativer Photoresist-Methoden erfolgen.
  • Der Schritt der Ionenimplantation erfolgt in beliebiger bekannter Weise. Bei einem Verfahren wird der Wafer 11 in einer Vakuumkammer gelagert, und es wird ein Ionenstrahl gleichförmig über den Wafer geführt, um Ionen durch das Fenster 17 in das GaAs-Substrat 12 zu implantieren. Die implantierte Zone ist mit 19 bezeichnet. Das Material der dielektrischen Schicht 14 hat vorzugsweise eine amorphe Struktur, wodurch Planar-Kanaleffekte der durch die Schicht 14 ankommenden Ionen minimiert werden. Sind etwas steilere Plantierungsprofile gewünscht, kann die dielektrische Schicht 14 beseitigt oder in ihrer Dicke auf etwa 300x10&supmin;¹&sup0;m (300Å) verringert werden, da eine gewisse dielektrische Abdeckung zum Schützen des GaAs während des Photoresist- Abstreifens sehr nützlich ist, um die Implantierung direkt (oder weniger indirekt) in das GaAs-Substrat 12 hinein erfolgen zu lassen. Nach dem Durchführen der Implantierung wird die Photoresistschicht 18 entfernt, beispielsweise in einem Sauerstoffplasma.
  • Es können zusätzliche selektive Implantierungsschritte erfolgen, indem eine weitere (nicht gezeigte) Photoresistschicht oben auf der dielektrischen Schicht 14 gebildet, die Photoresistschicht zur Bildung neuer Fensterbereiche mit einem Muster versehen und der gewünschte Dotierstoff durch die neuen Fensterbereiche hindurch und durch die dielektrische Schicht 14 hindurch in das GaAs-Substrat 12 hinein implantiert wird. Anschließend wird das zusätzliche Photoresist-Material entfernt. Damit lassen sich auf demselben Wafer FETs vom Anreicherungstyp und vom Verarmungstyp und Dioden fertigen. Dies wird dadurch ermöglicht, das in dem GaAs-Substrat mehrfach-ionenimplantierte Zonen mit unterschiedlichen Konzentrationen von Dotierstoffen und/oder Dotierstoff gebildet werden.
  • Nachdem die gewünschten selektiven Implantierschritte abgeschlossen sind, wird die dielektrische Schicht 14 in der für das Dielektrikum geeigneten Weise entfernt. Bei SiO&sub2; arbeitet Wasserstofffluorid-(HF-)Ätzmittel zufriedenstellend. Auf einer Oberfläche 26, welche die implantierte Fläche des Wafers 10 beinhaltet, wird eine Metallisierungsschicht 20 aufgebracht. Die Metallisierungsschicht 20 kann aus Titan-Wolfram (TiW) gebildet werden. Ein Verfahren zum Bilden der Schicht 20 ist das Zerstäubungs-Niederschlagen von Titan-Wolfram bis zu einer Tiefe von 2000x10&supmin;¹&sup0;m (2000Å). Bekannte Metallisierungsschichten bestehen aus Titan und Wolfram in einem Atomverhältnis von 70:30. Dies entspricht 10 Gewichtsprozent Titan und 90 Gewichtsprozent Wolfram. Zerstäubungs-Targets mit dieser Zusammensetzung wurden ursprünglich in der Silizium-Halbleiterindustrie dazu verwendet, durch Zerstäubung eine Titan-Wolfram-Diffusionsbarriereschicht zwischen beispielsweise Aluminium und Polysilizium zu bringen. Wenn solche Zerstäubungs-Targets in der Galliumarsenid-Industrie zum Aufbringen von Titan-Tungsten zur Bildung eines temperaturstabilen Schottky-Kontakts verwendet wurden, ergab sich, daß eine Glühbehandlung bei Temperaturen von mehr als 800ºC eine Beeinträchtigung der elektrischen Eigenschaften der TiW:GaAs-Schottkybarriere veranlaßt wurde. Die Aktivierungseffizienz von Silizium als n-Dotierstoff macht im allgemeinen aber eine Glühbehandlung bei Temperaturen oberhalb von 800ºC erforderlich. Deshalb wurde es notwendig, zwei Warmbehandlungsschritte durchzuführen, einen vor der Ausbildung des Gates bei einer Temperatur von 830- 850ºC zur Erzielung einer optimalen Aktivierung der Kanal-Implantate, und einen zweiten nach jeglicher erforderlicher Ionenimplantation mit hoher Dosis für die Optimierung von Source und Drain bei einer niedrigeren Temperatur von 750-800ºC, um eine funktionelle Beeinträchtigung des dann vorhandenen Schottky-Gates zu verhindern. Die zweite, bei niedriger Temperatur erfolgende Warmbehandlung führte zu nichtoptimalen Niveaus der Implantat-Aktivierung und der Elektronenbeweglichkeit in der Source- und Drain-Zone, was folgende Gründe hat: Typischerweise wird Silizium als durch Ionenimplantation eingebrachter Dotierstoff für GaAs verwendet. Silizium ist amphoter und kann mithin als n-Typ- und auch als p-Typ-Dotierstoff wirken, abhängig davon, ob es an einer Gallium-Stelle (n-Typ) oder an einer Arsen-Stelle zur Bindung kommt. Die Warmebehandlungs-Zeit und -Temperatur bestimmen, ob Silizium vornehmlich an Gallium-Stellen zur Bindung gelangt, um als Elektronen-Donator (n-Typ) zu wirken, oder an Arsen-Stellen zur Bindung gelangt, um als Elektronen-Akzeptor (p-Typ) zu wirken. Bei gewissen Produkten aus Zeit und Temperatur der Warmbehandlung erfolgt eine Maximierung des Anteils der Siliziumatome, die zu Elektronen- Donatoren werden. Dies ist der erwünschte Zustand, n-leitendes GaAs- Material eine höhere Elektronenbeweglichkeit besitzt. Es gibt einen optimalen Warmebehandlungs-Plan, der in der Halbleiterindustrie gut bekannt ist, und nachdem Temperaturen zwischen etwa 800ºC und 950ºC und bei Zeiten zwischen etwa 10 und 30 Minuten die n/p-Aktivierung erhöhen. Eine rasche thermische Behandlung kann auch erfolgen nach Plänen, die für RTA-Warmbehandlungen bekannt sind, und die zu hohe Temperaturen wie 1050º und so kurze Zeiten wie 10 Sekunden beinhalten. Eine zweite Warmbehandlung, die sich an die erste optimale Warmbehandlung anschließt, verschlechtert das zunächst erhaltene n/p- Aktivierungsverhältnis. Damit erfolgt die zweite Warmbehandlung typischerweise bei geringeren Temperaturen, d.h. bei etwa 800ºC während etwa 10 Minuten, was weniger als das Optimum (d.h. 810ºC während 20 Minuten) ist. Damit wird die n+-Aktivierung für Source und Drain nicht optimiert. Für den Kanal wird ein Wirkungsgrad (n/p) von 90% gefordert. Damit führt die Warmebehandlung bei der erforderlichen niedrigeren Temperatur zu weniger als dem optimalen Implantat-Aktivierungswirkungsgrad und Elektronenbeweglichkeit in den n+-Zonen.
  • Unerwarteterweise wurde herausgefunden, daß ein Gemisch aus 1 Atomprozent Titan bis 20 Atomprozent Titan mit jeweils 99 bis 80 Atomprozent Wolfram in der aufgebrachten Schicht 20 eine thermische Stabilität für die Schicht bringt, durch die sie einer Ofen-Warmbehandlung bei Temperaturen zwischen 800º-950ºC ohne Beeinträchtigung der elektrischen Eigenschaften der Titan-Wolfram: Galliumarsenid-Schottkybarriere zu widerstehen vermag. Vorzugsweise erfolgt die Warmbehandlung bei Temperaturen in dem Bereich von annähernd 810-850ºC um eine optimale Ionenimplantat-Aktivierung zu erreichen. Aufgrund der thermischen Stabilität der Metallisierungsschicht 20 bei hohen Temperaturen wurde es möglich, nur einen Warmbehandlungsschritt bei erhöhten Temperaturen durchzuführen, was zu einer optimalen Aktivierung beider Implantate, zu einer erhöhten Elektronenbeweglichkeit und deshalb zu verringerten parasitären Widerständen und höherer Steilheit führte. Andere verbesserte FET-Kennwerte, die sich aus dem einzigen Warmbehandlungsschritt bei erhöhter Temperatur ergeben, umfassen den Betrieb des Bauelements bei einer niedrigeren Drain-Source-Vorspannung, was zu einer geringeren Leistungsaufnahme im Vergleich zu dem Betrieb bei höheren Vorspannungen führt, oder zu einer verbesserten Schaltzeit bei gleicher Leistungsaufnahme und gleichem Vorspannungspegel. Bei einer Erhöhung des Prozentsatzes des Titans in dem Gemisch beginnt die thermische Stabilität, sich zu verschlechtern, und zwar aufgrund der Bildung einer TiAs-Verbindung an der Metall/Halbleiter-Grenzfläche. Damit wird bei reduziertem Titanniveau die Stabilität des TiW während der Hochtemperaturverarbeitung erreicht.
  • Ein Weg, einen reduzierten Atomprozentsatz des Titans in der Metallisierungsschicht zu erreichen, ist der, daß die Zerstäubungsbedingungen geändert werden. In einem typischen Zerstäubungsprozeß wird der Wafer 11 in einer Vakuumkammer untergebracht, und es wird als Katode in einem Gleichspannungs- oder Hochfrequenzschaltkreis eine 30:70-TiW- Targetelektrode (Atomprozent) vorgesehen. Es wird Argongas bei niedrigem Druck in die Kammer eingeleitet, und die TiW-Katode wird bombardiert, so daß sie TiW auf den Wafer 11 absondert. Durch Ändern von gewissen Zerstäubungsbedingungen, darunter die Druckbedingungen im Inneren der Kammer und das Vorspannen des Wafers 11, kann das Verhältnis der Titanatome von 30 pro 100 reduziert werden, was zu einer verbesserten thermischen Stabilität der niedergeschlagenen Schicht führt. Bei einem Druck von 1,3 Pa (10 mTorr) und bei einem Vorspannen des Wafers mit etwa 220 Volt über der Targetelektrode erhält man 5-10 Atomprozent Ti in dem zerstäubten Metall. Es wurde herausgefunden, daß selbst ohne Substrat-Vorspannung die Möglichkeit besteht, das Gate mit einem geringeren Ti-Anteil als in dem Target zu bilden, wenn niedriger Druck, d.h. 1,3 Pa (10 mTorr) aufrechterhalten wird und eine 2-KW-Targetversorgung und eine 0-1-KW-Substratversorgung vorhanden sind.
  • Bezugnehmend auf die Fig. 3b und 4 besteht der nächste Schritt der Waferverarbeitung in der Musterbildung der Gatestrukturen 24, welche mit der Ausbildung eines weiteren Maskenniveaus auf der TiW-Schicht 20 beginnt. Dieses Maskierniveau ist eine Metall-Ätzmaske 22, die gebildet und anschließend durch Abhebung auf folgende Weise mit einem Muster versehen wird. Direkt oben auf die TiW-Schicht 20 wird eine Photoresist-Maske 21 aus einem hochauflösenden positiven Photoresist oder alternativ aus einem Bildumkehr-Photoresist gebildet. Das Photoresist wird mit einem Muster versehen, so daß die Maske 21 Öffnungen besitzt, die die Zonen definieren, in denen ein Metall bestehen bleiben soll, um so die Ätzmaske 22 zu bilden. Auf der positiven Photoresistmaske wird das Metall für die Ätzmaske 22 verdampft, so daß die Oberseite des Photoresists abgedeckt und die Öffnungen in der Photoresist-Maske gefüllt werden. Nach dem Verdampfen wird die Photoresist-Maske chemisch weggeätzt, und das Metall 22' über dem Photoresist wird abgehoben. Die auf der TiW-Schicht 20 verbleibende Metallisierung 22 ist die Metall-Ätzmaske 22. Bevorzugte Stoffe für die Ätzmaske 22 sind Nickel und Aluminium, obschon, wie hier erläutert wurde, ebenfalls Gold verwendet werden kann.
  • Es wurde herausgefunden, daß die Verwendung eines hoch auflösenden positiven Photoresists oder eines Bildumkehrresists (IR-Resists) zum Bilden einer Metall-Ätzmaske durch Verdampfen und Abheben die Möglichkeit schafft, Gate-Linienbreiten von 1 µm oder weniger wesentlich einfacher zu bilden als unter Verwendung einer Photoresist-Ätzmaske mit den derzeit verfügbaren Photoresistmaterialien. Das IR-Resist widersteht einem RIE wesentlich besser als standard-positive Resists, aber die Metall-Ätzmaske ist noch besser. Ferner dient die Metall-Ätzmaske 22 als hervorragende Implantierungsmaske, wie noch erläutert wird. Für den Fall, daß Photoresistmaterialien verfügbar sind, die eine zufriedenstellende Auflösung und zufriedenstellende Maskiereigenschaften besitzen, können derartige Photoresistmaterialien in geeigneter Weise anstelle der oben Metall-Ätzmaske eingesetzt werden.
  • Die TiW-Schicht 20 wird dann durch reaktive Ionenätzung behandelt, wobei die Metallmaske 22 in einem Plasma auf Fluorbasis als Ätzmaske dient. Das Plasma ätzt die TiW-Schicht 20. In solchen Zonen, die nicht von der Metall-Ätzmaske 22 bedeckt sind und ist vorzugsweise derart abgestimmt, daß es auch die maskierten Zonen hinterschneidet, so daß gemäß Fig. 4 T-Strukturen gebildet werden. Das Ausmaß der Hintersclmeidung durch das Plasma läßt sich steuern, indem man die Plasma- Ätzparameter variiert. Erreichen kann man dies, indem man zunächst bei niedrigem Druck ätzt, um ein anisotropes Profil einzustellen, und anschließend den Druck erhöht, um isotrop zu ätzen und eine Plasma- Hinterschneidung zu erreichen. Alternativ kann ein einzelner Schritt des RIE ausgeführt werden, um eine anisotrope Betriebsweise in Gang zu setzen, und deren Hinterschneidungsgeschwindigkeit zu erhöhen, wenn die Oberfläche gereinigt wird und keine Spezies-Verarmung mehr vorhanden ist. Die Beendigung des Ätzvorgangs wird ausgelöst durch das Verschwinden der Stickstoffatom-Absorptionslinie in einer herkömmlichen optischen Endpunkt-Erkennungsanlage.
  • Im Anschluß an die Gate-Musterbildung wird auf der Oberfläche 26 eine Photoresist-Maske 28 ausgebildet, um Zonen 29 für ein selbstausgerichtetes Ionenimplantieren zu definieren, wie in Fig. 5 gezeigt ist. Der Ausdruck "selbstausgerichtet" wird deshalb verwendet, weil die Maske 22 als eine Barriere gegenüber einer Ionenimplantation wirkt und dadurch die Grenzen stark dotierter Zonen definiert, die in dem Substrat zu bilden sind. Während für den Kanal eine n-Typ-Dotierung bei einem Niveau erfolgt, welches guten Schottky-Kontakt erzeugt, werden wesentlich höhere Niveaus der n-Dotierung (n+) aus diesem zweiten Schritt gefordert, damit stark leitende Source- und Drain-Zonen gebildet und der ohmsche Kontakt erleichtert wird. Obschon für Schottky-Kontakt und ohmschen Kontakt p- bzw. p+-Implantierungen verwendet werden können, gestattet eine n-Dotierung einen wesentlich schnelleren Ladungsträgertransport in GaAs, wie zuvor erläutert wurde, und sie wird aus diesem Grund bevorzugt.
  • Die Photoresistmaske 28 wird dadurch gebildet, daß eine Schicht eines positiven Photoresistmaterials auf dem Wafer 11 niedergeschlagen und das Photoresist 28 über eine (nicht gezeigte) Maske in solchen Bereichen belichtet wird, in denen das n+-Implantat gewünscht wird. Die Mask und der belichtete Abschnitt des Photoresistmaterials werden beseitigt. Fenster 27 für eine Ionenimplantation mit hoher Dosis werden auf diese Weise auf der Oberfläche 26 des Wafers 11 gebildet. Die Metall-Ätzmaske 22 dient als selbstausrichtende Maskierstruktur für die Ionen, die auf die Fensterzonen gerichtet werden. Die Ionen werden in den Zonen auf beiden Seiten der T-förmigen Struktur 24 implantiert bei einer kleinen seitlichen Trennung zwischen jeder Gate-Kante und benachbarten n+-Zonen, und zwar aufgrund des Umstands, daß die Maske 22 breiter ist als das Gate 20, was ein Ergebnis der Hinterschneidung beim Ätzen ist. Die Metall-Ätzmaske 22 gestattet die Schaffung einer N+-Implantat- Implantat-Beabstandung, die größer ist als die Länge des Gates. Dies ist ein wünschenswertes Merkmal eines optimierten GaAs-SAG-Prozesses, da lediglich durch Steuern der Differenz zwischen diesen beiden Abmessungen das Bauelement hinsichtlich des Kompromisses zwischen Gate-Kapazität und Durchbruchspannung gegenüber parasitärem Serienwiderstand optimiert werden kann. Das n+-Implantat wird aus der Zone der T-Strukturen 24 von der Ätzmaske 22 maskiert, wobei die Trennung jeder Gate-Kante von der benachbarten n+-Zone bestimmt wird durch die Plasma-Hinterschneidung des Gate-Metalls. Die Plasma-Hinterschneidung läßt sich währen des Ätzvorgangs genau genug steuern, um eine Optimierung der Gatestruktur bezüglich sowohl Gate-Kapazität als auch Serienwiderstand zu ermöglichen. Die Photoresist-Maske 28 wird in einem O&sub2;-Plasma entfernt, und die Ätzmaske 22 wird in Salzsäure bei 55ºC aufgelöst, die auch jegliche Photoresit-Reste beseitigt, die möglicherweise zurückgeblieben sind.
  • Dann wird der Wafer durch annähernd 5000x10&supmin;¹&sup0; Meter (5000Å) oder weniger eines dielektrischen Kapselungsmittels 30 abgedeckt und etwa 20 Minuten lang bei annähernd 810ºC wärmebehandelt. Das Einkapselungsmittel 30 dient zum Schutz des GaAs-Wafers 11 vor einer Zersetzung, da das Arsen sonst bei der hohen Wärmebehandlungstemperatur möglicherweise verdampft. Weil das Atomverhältnis der TiW-Elemente die Schicht 20 in die Lage versetzt, eine ungewöhnlich hohe Temperaturstabilität anzunehmen, wird lediglich ein Wärmebehandlungsschritt für sowohl den Kanal als auch die Source-Drain-n+-Implantate benötigt. Wie oben erwähnt, ermöglicht dies die optimale n/p-Aktivierung jedes Implantats und mithin eine höhere Elektronenbeweglichkeit, verringerte parasitäre Widerstände sowie verbesserte Bauelementkennwerte, außerdem macht die Maßnahme einen Wärmebehandlungsofen ebenso überflüssig wie zwei separate Wärmebehandlungsschritte, so daß eine Verringerung von Fertigungszeiten und Kosten gegeben ist. Das dielektrische Einkapselungsmittel 30 kann Siliziumdioxid (SiO&sub2;), Siliziumnitrid (SiN), Polyimid oder Siliziumoxynitrid (SiON) sein. Das Niederschlagen, beispielsweise mittels CVD oder Plasmaniederschlagung (PECVD) dieser Dielektrika wird bevorzugt mit Ausnahme des Polyimids, welches wie die Photoresistmaterialien aufgeschleudert werden kann.
  • Der nächste Schritt ist die Ausbildung der ohmschen Kontakte 32 auf der Oberfläche 26. Dies kann in einer Reihe von Wegen erfolgen. Bei einem Verfahren wird das Warmbehandlungs-Einkapselungsmittel 32 in Salzsäure entfernt, und die Kontakte 32 werden durch Verdampfung und Abhebung ausgebildet. Der Abhebungsschritt erfolgt ählilich, wie es zuvor für die Bildung der Ätzmaske 22 beschrieben wurde.
  • Bei einem zweiten Verfahren, wie es in Fig. 6 dargestellt ist, wird die Warmbehandlungs-Einkapselung 30 auf dem Wafer 11 belassen, und es werden eingebettete Kontakte 32 durch Plasmaätzen der ohmschen Kontaktmuster durch das Einkapselungsmittel hindurch zu der Oberfläche 26 gebildet, woraufhin die Metallisierung in das geätzte Muster eingedampft und das Muster abgehoben wird. Wiederum kann eine herkömmliche Abhebe-Prozedur bei diesem Schritt erfolgen.
  • Bevorzugte Stoffe für die Kontakte 32 sind eine Schichtstruktur aus 150x10&supmin;¹&sup0;m (150Å) Nickel, dann 200x10&supmin;²&sup0;m (200Å) Germanium und anschließend 2000x10&supmin;¹&sup0;m (2000Å) Gold, obschon eine erste Schicht aus einer Gold-Germanium-Verbindung über dem Nickel ebenfalls geeignet wäre. Während das Verfahren mit der Beseitigung des Einkapselungsmittels vom Prozeßstandpunkt her gesehen einfacher ist, hat das zweite Verfahren den Vorteil, daß der größte Teil des Einkapselsungsmittels beibehalten und damit eine vollständigere Gate-Passivierung erfolgt, was zu einer höheren Bauelementzuverlässigkeit führt. Bei jedem Verfahren kann das Material der Kontakte 32 anstatt durch Aufdampfung durch Zerstäubung niedergeschlagen werden, was den Vorteil der besseren damit einhergehenden Obeflächenreinigung und der höheren Reduzierbarket der Kontakteigenschaften hat.
  • In jedem Fall werden die Kontakte 32 in die GaAs-Oberfläche 26 durch rasche Erhitzung auf etwa 380ºC und Halten dieser Temperatur währen 10 bis 30 Sekunden einlegiert, vorzugsweise mittel Quarz-Halogen- Wolframlampen.
  • Nachdem die ohnschen Kontakte 32 einlegiert sind, wird gemäß Fig. 7 auf der Oberfläche 15 ein zu einer ersten Ebene gehöriges leitendes Verbindungsmetall 34 gebildet und durch einen Abhebeprozeß mit einem Muster versehen. Diese Metallschicht 34 liegt über den ohmschen Kontakten 32 und bildet eine Verbindung zu ausgewählten Gate-Flecken am Ende jedes ausgewählten Gates. Das TiW-Gatemetall selbst ist für die Schaltungsverbindungen deshalb nicht brauchbar, weil es einen hohen spezifischen Widerstand hat, und somit dient die leitende Schicht 34 diesem Zweck. Die bevorzugten Materialien für die Schicht 34 sind entweder Titan-Gold, Titan-Palladium-Gold oder Titan-Platin-Gold.
  • Zusätzliche (nicht gezeigte) Verbindungsebenen können gebildet werden durch Überziehen der Struktur mit einer dielektrischen Zwischenschicht 36, Bildung einer mit Muster versehenen Photoresistschicht 40 und Schaffung von Ätzöffnungen 38 durch das Dielektrikum 36 hindurch an Zwischenschicht-Kontaktstellen. Die nächste Verbindungsebene 35 ist in Fig. 1 gezeigt. Wie später erläutert wird, läßt sich diese mehrere Ebenen belegende Metallausführung in geeigneter Weise in einer Anzahl alternativer Prozeßmöglichkeiten verebnen.
  • Fig. 8 zeigt einen ersten Schritt des Prozesses der Fertigung eines selbstausgerichteten Feldeffekttransistors gemäß der vorliegenden Erfindung. Ein Substrat 12 wird verwendet, bei dem es sich typischerweise um Galliumarsenid (GaAs) handelt, welches zunächst in geeigneten Lösungsmitteln gereinigt und dann geätzt wird, um einen Abschnitt des Substrats zu beseitigen, der möglicherweise durch den Einsatz eines mechanischen Schleifpolierprozesses beschädigt worden ist. Methoden zum Vorbereiten von Substraten sind bekannt. Wie angegeben, kann das Substrat 12 Galliumarsenid sein, jedoch kann auch jegliches geeignete Halbleitermaterial verwendet werden. Nach der Vorbereitung des Substrates 16 wird eine aktive Kanalzone 19 für das FET-Bauelement gebildet, wobei der Kanal gemäß herkömmlichen Methoden ausgebildete wird. Die Bildung der aktiven Kanalzone 19 kann dadurch erfolgen, daß auf dem Substrat ein epitaktisches Schichtwachstum stattfindet, gefolgt von einer elektrischen Trennung der vorgesehenen Bauelementbereiche.
  • Alternativ kann man selektive Ionenimplantation einsetzen, indem geeignete Dotierstoffe in geeigneten Zonen des Halbleiters verwendet werden. Die gesamte Oberfläche wird dann mit einer dünnen Schicht einer geeigneten Metallisierung 20 überzogen, die ausreichende thermische Stabilität besitzt, um der Wärmebehandlung bei hohen Temperaturen im Bereich von 750º bis 850ºC einer Ofen-Wärmebehandlung und bis zu etwa 1050ºC einer Schnellwärmebehandlung zu widerstehen, ohne daß ihre Schottkybarrieren-Eigenschaften beeinträchtigt werden.
  • Wie aus Fig. 8 ersichtlich ist, ist die Metallisierungsschicht 20 das Gatemetall der ersten Ebene. Beispiele für Schottky-Gate-Metallisierungen wie die Schicht 20, die sich für diesen Zweck eignen, sind Titan- Wolfram-Nitrid, Wolframnitrid und Wolframsilizid. Es versteht sich jedoch, daß jegliche Metallisierung verwendet werden kann, die den zu beschreibenden Wärmebehandlungsschritt überlebt. Fig. 8 zeigt eine Querschnittansicht des Bauelements nach dem Abschluß der vorerwähnten Schritte.
  • Bezugnehmend auf Fig. 9a und 9b ist der zweite Schritt des Prozesses gezeigt, wobei gleiche Bezugszeichen entsprechende Teile bezeichnen. In Fig. 9a ist die Gate-Metallisierungsschicht 20 der ersten Ebene mit einem Muster versehen, um eine Gateelektrodenstruktur des Bauelements zu bilden (ebenfalls mit 20 bezeichnet). Die bevorzugte Methode besteht darin, daß durch ein Verfahren wie das herkömmliche Aufdampfen und Abheben, wie es oben erläutert wurde, eine Metall-Ätzmaske 22 gebildet wird. Die Metall-Ätzmaske, die allgemein mit dem Bezugszeichen 22 versehen ist, kann aus Nickel bestehen, wenngleich Aluminium und Gold sich für diesen Zweck ebenfalls eignen. Auf jeden Fall wird nach der Ausbildung der Ätzmaske 22 überschüssiges Gate-Metall durch Plasma oder reaktives Ionenätzen entfernt, so daß lediglich das Gate- Metall 20 stehen bleibt, wo es von der Ätzmaske 22 maskiert ist, wie in Fig. 9a gezeigt.
  • Mann kann einen drei Schritte umfassenden RIE-Prozeß durchführen, um das Muster der Ätzmaske in die Feuerfest-Metallschicht zu übertragen. Die besonderen Merkmale des Ätzprozesses sind sein selbstbegrenzendes Hinterschneiden mit reproduzierbaren Abmessungen. Der Arbeitsablauf ist folgender:
  • 1) ein kurzes Argon-Ätzen unter Bedinungen geringen Drucks und hoher Leistung
  • 2,7Pa (20mTorr), 0,4W/cm²
  • 2)ein CF&sub4;-Ätzen bei mittlerem Druck und mittlerer Leistung mit ausreichender Länge zum Beseitigen des Feuerfest-Metalls aus den nichtmaskierten Zonen des Wafers
  • 5,3Pa (40mTorr), 0,2W/cm²
  • 3) ein CF&sub4;:O&sub2;He-(40:10:50-Partialdrücke)-Ätzen bei hohem Druck und geringer Leistung zur Erzielung der gewünschten Hinterschneidung
  • 26,6Pa (200mTorr), 0,08W/cm²
  • Der Wafer wird vorzugsweise zwischen aufeinanderfolgenden Ätzschritten nicht der Atmosphäre ausgesetzt, sondern in Vakuum.
  • In dem ersten Schritt werden die Wafer einer Zerstäubungsreinigung unterzogen durch Bombardement mit energetischen Argonionen. Die Dauer dieses Schritts bestimmt sich dadurch, daß man 20nm des Feuerfestmetalls beseitigen muß. Dies hat zwei Vorteile. Als erstes kann ein sehr dünner Film des Ätzmaskenmetalls in innigem Kontakt mit dem Feuerfestmetall sämtliche Ätzmaskenmuster umgeben. Derartige dünne Schichten sind das Ergebnis eines nicht idealen Musterbildungsprozesses mittels Abhebung. Sie können dünn genug sein, um einer visuellen Betrachtung zum Zwecke der Prüfung unzugänglich zu sein, aber immer noch dick genug, um als effektive Ätzmasken in dem RIE-Prozeß zu dehnen. Deshalb stellen Sie eine nicht-erkennbare Quelle der Variation in den Hinterschneidungs-Abmessungen des T-Gates dar. Der erste Schritte beseitigt dieses unerwünschte Metall. Zweitens können Verunreinigungen oder Oxide, die sich auf der Oberfläche des Feuerfestmetalls befinden, das Ätzen der Schicht zunächst verhindern, was zu einer Induktionszeit für das Ätzen führt. Das Zerstäubungsätzen reinigt die Feuerfestmetall-Oberfläche und minimiert dadurch die Ätz-Induktionszeit und schafft eine konsistentere Oberfläche für die Einleitung des nachfolgenden RIE-Schritts.
  • Die Bedingungen für den zweiten Schritt werden so gewählt, daß anisotrope Profile in dem geätzten Feuerfestmetall und keine nennenswerte Hinterschneidung entstehen. Dieser Schritt reproduziert lediglich die Ätzmasken-Abmessungen in den darunterliegenden Feuerfestmetall-Film, wie in Fig. 9a gezeigt ist. Es sei angemerkt, daß dieser Prozeßschritt überschüssige Ätzzeit verträgt, da die Konsequenz eine mögliche geringfügige Hinterschneidung der Maske ist. Wegen der anisotropen Natur der Ätzung jedoch ist dies nicht besonders beachtlich. Mittels optischer Endpunkterfassung könnte in geeigneter Weise festgestellt werden, wann die Ga-As-Oberflache von freiliegendem Feuerfestmetall befreit ist.
  • Der dritte Schritt ist ein selbstausrichtetendes Ätzen, welches die Ätzmaske zu einem reproduzierbaren Ausmaß hinterschneidet. Die Ätzparameter können so eingestellt werden, daß eine Abstimmung auf die Hinterschneidungs-Ausmaße für einen speziellen Anwendungsfall erfolgt. Für die angegebenen Ätzbedingungen und für eine Feuerfestschicht 20 mit einer Dicke von etwa 2000x10&supmin;¹&sup0;m (2000Å) und einer Ätzmaske 22 mit einer Breite von etwa 1,4 Mikrometer, beträgt die selbstbegrenzende Hinterschneidung der Ätzmaske 22 etwa 0,4 Mikrometer auf jeder Seite des Gates. Damit ergibt sich die Gatelänge zu 0,5 Mikrometer. Wenn die Ätzmasken-Abmessungen geändert werden, geschieht dies auch für die erhaltenen Gate-Abmessungen, da immer noch eine Hinterschneidung von 0,4 Milcrometer vorhanden ist. In einem anderen Beispiel, bei dem der zweite Ätzschritt etwas länger als in dem obigen Beispiel eine Überätzung bewirken durfte, wurde festgestellt, daß die Überschneidung der Ätzmaske etwa 0,3 Mikrometer betrug. Man sieht daraus, daß durch Variieren eines Aspekts des Ätzprozesses das Ausmaß der selbstbegrenzenden Hinterschneidung geändert werden kann. Als inertes Gas wurde Helium ausgewählt, weil es eine längere freie Weglänge als Argon besitzt. Es wird angenommen, daß andere inerte Gase eingesetzt werden können.
  • Dieser drei Schritte umfassende Prozeß erwies sich als ursächlich dafür daß das Gate 20 eine sich verjüngende Form hatte, wobei die Länge des Gates kürzer ist als die Länge der Schnittlinie des Gates mit der Maske 22. Während der Grund für diese Verjüngung nicht vollständig erkannt ist, wurde bestätigt, daß reproduzierbare Gatelängen geringerer Abmessung als diejenige der Maske erzielbar sind. Es ist von Vorteil, dieses sich vejüngende Gateprofil zur Verfügung zu haben, weil das Haftenbleiben an der Maske verbessert wird durch die größere Fläche auf der Oberseite des Gate. Verbleibt eine zu kleine Fläche, würde sich die Maske abschälen. Auch liefert bei einer gegebenen Gatelänge das sich verjüngende Profil eine größeren Querschnitt und damit einen geringeren Widerstand.
  • Nach der Bildung des T-Gates kann eine selektive selbstausrichtende n+-Ionenimplantation stattfinden, um stark leitende Zonen in dem Halbleiterwafer für Source- und Drain-Kontakte geringen Widerstands zu erhalten. Das T-Gate beinhaltet die selbstausgerichtete Implantierungsmaske (Ätzmaske 22), währen eine mit Muster versehene Photoresistmaske 28 für die Bauelementabtrennung sorgt.
  • Fig. 10 einen Schritt in einem Prozeß zum Fertigen einer asymmetrischen Bauelementstruktur, bei dem das Hauptmerkmal der vorliegenden Erfindung Anwendung finden könnte, welcher Schritt jedoch nicht Teil der vorliegenden Erfindung insofern ist, als die Photoresistschicht zu einer Seite hin versetzt ist, um eine asymmetrische Ionenimplantation zwecks Schaffung des Dotierungsniveaus versetzt ist. Nach dem selektiven Ätzen des Gatemetalls und dem Beseitigen des überschüssigen Metalls durch Plasma- oder reaktives Ionenätzen wird der Wafer mit einer Photoresistschicht 28 überzogen, und gemäß herkömmlichen Methoden zur Bildung von Implantierungsfenstern 27a, 27b mit Öffnungen in dem Photoresistmaterial auf beiden Bauelementhälften mit Muster versehen. Geeignete Dotierstoffionen werden dann in den Halbleiter hinein innerhalb der Zone der Öffnungen implantiert, um so eine asymmetrische Bauelementstruktur zu bilden. In der dargestellten Situation wird ein n-Kanal 19 mit einem zweiten n-Implantat implantiert, um n+- Zonen 41, 43 zu bilden, so daß das Gate einer n+-Zone 41 auf seiner Source-Seite benachbart ist, von der n+-Zone 23 jedoch um eine Strecke "d" auf der Drainseite getrennt ist. Der bevorzugte Abstand für diese Trennung "d" beträgt etwa 1 Mikrometer, könnte jedoch so klein sein wie 0,5 Mikrometer, und so groß wie der Gate-Drain-Elektrodenabstand. Im wesentlichen ist das bevorzugte Dotierstoffion Silikon, obschon jegliches n-Dotierstoffion verwendet werden kann. Die Bereiche 41 und 43, die die Source- bzw. Drain-Zonen des FET-Bauelements bilden, sind mit Hilfe der Dotierstoffionen stark dotiert und sind n+- Zonen, was ein starkes Leitvermögen verglichen mit dem Kanal bedeutet.
  • Fig. 11a veranschaulicht den nächsten Schritt des Prozesses. In Fig. 11a ist das Ätzmaskenmaterial 22 beseitigt, und eine Gatemetallfläche der ersten Ebene 20 ist stehengeblieben. Wiederum entsprechende Bezugszeichen gleiche Teile. Nachdem Beseitigen der Gate-Metall-Ätzmaske 22 der ersten Ebene wird der Wafer mit einem geeigneten dielektrischen Material 51 derart eingekapselt, daß die Gateelektrodenstruktur 20 abgedeckt ist. Die Dicke des dielektrischen Materials 51 ist vorzugsweise größer als die Dicke der Gateelektrode. Ein bevorzugtes Einkapselungsmittel ist Siliziumoxinitrid (SiON), wenngleich Siliziumdioxid und Siliziumnitrid für diesen Zweck ebenfalls geeignet sind.
  • An diesem Punkt des Prozesses wird ein Prozeßschritt ausgeführt, welcher die Reproduzierbarkeit komplexer Schaltungen stark verbessert. Da EFETs und DFETs möglicherweise in einer einzigen Schaltung gewünscht werden, ist es von Wert, den Prozeß zur Ausbildung beider Bauelementtypen optimieren zu können.
  • Durch Verwendung eines dielektrischen Einkapselungsmittels 51, welches sich nicht nur als Warmbehandlungs-Abdeckung eignet, sondern sich auch als Implantierungsmaske eignet, besteht die Möglichkeit, eine zusätzliche selsbstausrichtende Implantierung vorzunehmen. Fig. 11a veranschaulicht das Einkapselungsmittel 51, bei dem es sich um SiON handeln kann. Um ein geeignetes selbstausrichtendes Implantat durch Verwendung der SiON-Schicht 51 erhalten zu können, ist es notwendig sicherzustellen, daß die Dicke der Schicht nicht die Ionenimplantation bei einer ausgewählten Implantationsenergie entlang solchen Stellen maskiert, an denen die Schicht 51 über einer horizontalen liegt. Wenn allerdings die Schicht 51 einer vertikalen Seitenwand benachbart ist, so wie es die Seitenwand 61 des Gates 20 ist, hängt die vertikale Dicke der Schicht 51 nicht nur von der Höhe des Gates, sondern auch von der Schichtdicke ab. Damit wird ein vertikales Implantat von einem Abschnitt des Kanals neben dem Gate maskiert und wird in den Kanal hinein an Zwischenzonen 66, 68 (Fig. 11b) zwischen den früher n+- implantierten Zonen 41, 43 und der verbliebenen Kanalzone 19 eingelassen.
  • Um dieses Ergebnis zu erzielen, wird die Einkapselung 51 konform derart ausgebildet, daß sie auf horizontalen Flächen eine vertikale Dicke besitzt, die etwa die gleiche ist wie ihre horizontale Dicke auf vertikalen Flächen. SiON, Si&sub3;N&sub4; und SiO&sub2; lassen sich sämtlich konform aufbringen, und ihre Dicken auf sowohl horizontalen als auch vertikalen Oberflächen sind nahezu identisch. Nimmt man SiON als ein Beispiel, so wird gemäß Fig. 11a eine konforme Schicht 51 mit einer Dicke von etwa 100nm durch mittels Plasma unterstützter chemischer Niederschlagung aus der Dampfphase gebildet wird. Dies führt zu einer vertikalen Dicke des SiON von 100nm über horizontalen Flächen und einem 100nm breiten Abstandsstück von SiON neben dem Gate bei einer vertikalen Höhe (Dicke) von etwa der Höhe des Gates (200nm), zuzüglich der 100nm Dicke der SiON-Schicht. Damit wird neben dem Gate bei vertikaler Messung etwa 300nm SiON gebildet. Dieses Abstandsstück hat ausreichende Dicke, um im wesentlichen eine vertikale Ionendurchdringung während des Ionenimplantierungsschritts zu vermeiden, bei dem die Implartierungsenergie auf etwa 100keV eingestellt ist und die implantierten Ionen Silizium sind.
  • Bei gleichem Vorteil ist es ebenfalls möglich, eine Gatehöhe von 500x10&supmin;¹&sup0; Meter (500Å) vorzusehen und Seitenwand-Abstandsstücke mit einer Höhe von etwa 800x10&supmin;¹&sup0; Meter (800 Angström) zu bilden.
  • Die Übergangszone ist von dem Gate seitlich versetzt. Die Verwendung der Seitenwand als Implantierungsmaske liefert den besonderen Vorteil, daß Kurzkanaleffekte vermieden werden. Kurzkanaleffekte können auftreten, wenn die Übergangszonen das Gatemetall kontaktieren. Beträgt die Hinterschneidung 0,4µm, so ist es absolut notwendig, die Übergangszone vorzusehen, falls ein FET auszubilden ist, da eine Source- Gate-Abmessung von etwa 0,3 Mikrometer oder darüber im allgemeinen nicht funktioniert. Ein wünschenswerter Abstand von dem Übergangsbereich zu dem Gate beträgt weniger als 0,1 Mikrometer, um jedoch Kurzkanaleffekte zu vermeiden, sollte der Übergangsbereich gegenüber dem Gate seitlich beabstandet sein.
  • Fig. 11 veranschaulicht das sich verjüngende Implantat-Profil mit Zwischenzonen 66, 68 eines n'-Dotierungsniveaus (etwa 3-8x10¹&sup7; Ionen/cm³), dotierten Zonen 41, 43 mit n+-Dotierungsniveau (mehr als etwa 1,0x10¹&sup8; Ionen/cm³) und dem schwach dotierten Kanal 19 (etwa 1- 4x10¹&sup7; Ionen/cm³), wobei eine Implantat-Dicke oder Tiefe von weniger als 0,2 Mikrometer für den Kanal angenommen wird. Das n'-Implantat wird von Photoresistmaterial 64 maskiert, um zu gewährleisten, daß leitende n-dotierte Zonen des Substrats nicht gebildet werden, um unbeabsichtigte Verbindungen über das Substrat zu benachbarten Bauelementen zu schaffen. Durch Maskieren des Substrats mit einer geeigneten Photoresistmaterial-Dicke wird die Bauelement-Trennung aufrechterhalten. Das Gate (und das darüberliegende SiON) maskiert den Kanal 19 zwischen den Abstandsstücken, um eine Extra-Implantierung in den Kanal hinein zu verhindern.
  • In einem Gesamtprozeßablauf, wie er hier beschrieben wird, lassen sich die Vorteile dieses Prozeßschritts klar ersehen, wenn der Kanal gebildet wird durch Implantieren von Silizium mit 90kEV durch 85nm mittels PECVD von SiON, gefolgt von der Beseitigung des SiON und einer direkten Niederschlagung von 200nm T:WN auf den GaAs-Kanal mittels reaktiven Zerstäubens in einer Atmosphäre aus 25 % N&sub2; in Ar. Durch Aufdampfen und Abhebung wird eine Ni-Ätzmaske mit einer Dicke von 150nm gebildet, um das Gate zu definieren. Es folgt zur Bildung eines hinterschnittenen T-Gates eine selbstbegrenzende Ablauffolge, die drei Schritte umfaßt und es wird Silizium bei 120keV in das blanke GaAs implantiert, um n+-Zonen auszubilden. Dann wird die Ätzmaske chemisch entfernt. Es werden 100nm SiON mittels PECVD konform aufgebracht, um eine Warmbehandlungsabdeckung und selbstausgerichtete Implantierungs-Abstandsstücke für die nachfolgende Implantierung bei 100keV Silizium zu bilden. Eine Warmbehandlung bei 810ºC vervollständigt den Ablauf. Es sei angemerkt, daß der Zweck der Wärmebehandlung darin besteht, sämtliches implantiertes Silizium zu aktivieren.
  • Im Anschluß an die n'-Implantierung wird das Photoresistmaterial 64 abgestreift, und die Verarbeitung wird fortgesetzt, wie es im folgenden erläutert wird. Es sei angemerkt, daß das sich verjüngende Profil bei der nachstehenden Prozeßbeschreibung nicht weiter diskutiert wird. Die nachfolgenden Prozeßschritte sind aber mit diesem Schritt kompatibel.
  • Fig. 12 zeigt den nächsten Schritt des Prozesses. Nach der Wärmebehandlung wird die wärmebehandelte Abdeckung eingeebnet. Dies geschieht dadurch, daß zunächst eine dicke Schicht von vielleicht 2000x10&supmin;¹&sup0;m bis 5000x10&supmin;¹&sup0;m (2000-5000 Angström) aus einem Einebnungsmaterial 52 wie Polyimid oder Photoresist auf den eingekapselten Wafer aufgesponnen wird, um auf diese Weise die Schicht 52 zu erhalten. Es ist bevorzugt, daß die Dicke des Photoresistmaterials mindestens so dick ist wie die Höhe des Gatemetalls der ersten Ebene. Der beschichtete Wafer wird dann mittels Plasma in einem Gemisch aus CF&sub4; und O&sub2; geätzt, wobei das Verhältnis der beiden Gase derart eingestellt ist, daß das dielektrische Einkapselungsmittel 51 und die Einebnungsschicht 57 etwa gleiche Ätzgeschwindigkeit aufweisen. Der Wafer wird soweit geätzt, bis sämtliches Photoresistmaterial 52 zusätzlich zu den Wülsten in dem Einkapselungsmittel 51, verursacht durch das darunterliegende Gatemetall der ersten Ebene, beseitigt sind. Das exakte Verhältnis des CF&sub4;/O&sub2;-Gemisches, welches zur Schaffung eines einheitlichen Ätzgeschwindigkeitsverhältnisses benötigt wird, hängt von dem Brechungsindex des Einkapselungsmittels ab. Polyimid kann als Einebnungs- Dielektrikum verwendet werden. Polyimid liefert erwiesenermaßen ein niedrigeres Cgs und einen niedrigeren gm, als sich bei Einsatz von SiON ergibt. Bei der Auslegung der Schaltungen unter Verwendung von Bauelementen, die mit Polyimid gefertigt sind, überkompensiert das niedrige Cgs das verringerte gm, und insgesamt wird die Leistung der Schaltung verbessert. Diese Unterschiede werden vermutlich zumindest teilweise auf Oberflächenladung und Zwischenschicht-Spannung zurückgeführt. Das Einebnungs-Ätzen kann fortgesetzt werden, bis die Oberseite des Gatemetalls der ersten Ebene über praktisch die gesamte seitliche Ausdehnung hinweg freiliegt. Dies kann erleichtert werden, in dem die CF&sub4;/O&sub2;-Ätzung lange genug fortgesetzt wird, um das Dielektrikum zu überätzen, was zu einer Struktur führt, in der die Oberseite des Gates über das Niveau des umgebenden Dielektrikum vorsteht. Dies macht es überflüssig, eine Maske kritisch mit dem dielektrisch abgedeckten Gateabschnitt zur Kontaktfensterbildung auszurichten.
  • Fig. 13a zeigt nun den alternativen Schritt des Prozesses, bei dem Fenster in dem Einkapselungsmittel 51 oberhalb der Fläche 20 des Feuerfest-Gatemetalls dadurch ausgebildet werden, daß die Gatemaske neu ausgerichtet und das darauf befindliche Photoresistmaterial mit einem Muster versehen wird, gefolgt von einem chemischen Ätzen des Einkapselungsmittels. Bei dieser Vorgehensweise ist es wichtig, daß die Ätzung abgeschlossen ist, bevor irgendein Abschnitt des GaAs freiliegt. Eine unkritisch ausgerichtete Photoresist-Maske kann dann über dem mit Muster versehenen Einkapselungsmittel 51 erzeugt und mit einem Muster versehen werden, um im wesentlichen die gesamte Oberseite des Gates freizulegen, die zuvor geätzt wurde, um die Oberseite des Gates vom Einkapselungsmittel 51 freizumachen. Anschließend wird Gold 25 auf das Photoresist und das Gate aufgedampft und mit dem Photoresist abgehoben, um eine unkritisch ausgerichtet (±0,5 Mikrometer) zweite Schicht (oder Zusatzschicht) einer Gatemetallfläche 57 zu erzeugen, die fest mit dem freiliegenden Gatebereich 20 der ersten Ebene, die im wesentlichen die gesamte Oberseite der ersten Schicht der Gatemetallisierung umfaßt, verbunden zu werden. Die Methode gestattet Eine beträchtliche Fehlausrichtung zwischen der ersten Schicht 20 und der zweiten Schicht 57 der Gatemetallisierung, ohne die mit Lg gezeichnete Gatelänge des FETs zu erhöhen. Dies ist in Fig. 13b dargestellt. Folglich kann die Metallisierungsfläche 57 im wesentlichen bezüglich der ersten Metallsierungsschicht 20 fehlausgerichtet sein und dennoch ein zuverlässig arbeitendes Bauelement liefern. Dies ist ein sehr vorteilhafter Aspekt, da eine Erhöhung von Lg die Leistungsfähigkeit des FET beträchtlich einschränkt.
  • Gemäß Fig. 13C werden dann zusätzliche Fenster in dem Einkapselungsmittel 51 oberhalb der Source- und Drainzonen 41 und 43 und auf jeder Seite der Gateelektrode 20 ausgebildet. In den Öffnungen wird eine ohmsche Metallisierung 32 geschaffen, beispielsweise durch eine weitere Folge von Aufdampfung und Abhebung. Das bevorzugte Material für diese ohmschen Kontakte 32 ist eine geschichtete Struktur oder eine Mischung aus Gold, Germanium und Nickel. Nach der Musterbildung wird der Wafer auf eine Temperatur zwischen 350ºC bis 500ºC erwärmt um die ohmschen Kontakte zu legieren, was zu dem fertigen FET mit selbstausgerichtetem Gate führt, ohne die externen Anschlüsse zu den anderen Schaltungselementen. Dies ist in Fig. 13C gezeigt, die ein fertiges Bauelement darstellt.
  • Es sei angemerkt, daß die Zwei-Schicht-Metallisierung, umfassend die Schichten 20 und 57, als das Gate des FET-Bauelements betrachtet werden kann. Genauer gesagt allerdings, besteht das Gate aus der Schicht 20, während die Schicht 57 eine Zusatz-Leitfähigkeit liefert und besser als Teil der Gatekontaktstruktur betrachtet werden könnte. Die Schicht 57 besitzt einen sehr niedrigen Flächenwiderstand, der typischerweise 0,06 Ohm/Flächeneinheit beträgt und auch als das Verbindungsmetall der ersten Ebene verwendet werden könnte, falls der FET in eine integrierte Schaltung eingebaut wird. Wie man aus Fig. 13C ersehen kann, erfolgt der Zugriff zu der Source und dem Drain des Baueelements über die ohmschen Kontakte 32, während der Zugriff zu den Gateelektroden über die zweite Metallisierungsschicht 57 erfolgt.
  • Die Schaffung der zweiten Schicht 57 aus Metall mit niedrigem Flächenwiderstand über praktisch dem gesamten Gate liefert stark verbesserte Bauelementkennwerte.
  • Man versteht, daß in Schaltungen mit Metallverbindungen in mehreren Ebenen die Möglichkeit besteht, den Vorteil eines verringerten Gatewiderstands in einem bereits existierenden Metallisierungsschritt zu erhalten, ohne daß dies zu einer vergrößerten Gatelänge führt, und ohne daß eine Linienauflösung bis zu den Abmessungen der Gatelänge erforderlich ist. Die zweischichtige Gate/Gatekontakt-Struktur und der Einebnungsablauf schaffen Vorteile. Zur Bildung einer Verbindungsmetallisierung der zweiten Ebene wird auf Fig. 7 bezug genommen, nach der der Wafer mit einem geeigneten dielektrischen Material zur Bildung einer Schicht 36 über der eingeebneten Fläche beschichtet werden kann. Dies ermöglicht, daß das Metall der zweite Ebene eine globale Verbindung bildet. Ein organisches Material wie z.B. Polyimid kann als dielektrisches Material verwendet werden. Andere dielektrische Stoffe beinhalten anorganische Stoffe wie z.B. mittels Plasmaniederschlagung erhaltenes SiN oder SiON. In der dielektrischen Schicht 36 werden durch Plasmaätzen durch eine mit Muster versehene Photoresistschicht hindurch Öffnungen 38 gebildet. Die Öffnungen 38 ermöglichen eine Kontakt zwischen der zusätzlichen Ebene der Verbindungsmetallisierung 35 nach Fig. 1 mit dem darunterliegenden Verbindungsmetall 34 der ersten Ebene, dem Gate 20 oder der Doppelmetallschicht 12, 25 nach Fig. 13c.
  • Das Verbindungsmetall der zweiten Ebene wird entweder auf einer mit Muster versehenen ätzbaren Schicht oder einer mit Muster versehenen Schicht durch Abheben aufgebracht, oder wird über die dielektrische Zwischenschicht aufgetragen und durch Ätzen mit einem Muster derart versehen, daß es die Durchgangsöffnungen ausfüllt und das Metall der ersten Ebene kontaktiert, wie allgemein in Fig. 1 gezeigt ist.
  • Es können in der gleichen Weise zusätzliche Verbindungsebenen erzeugt werden, und der Wafer kann bei Bedarf eine dielektrischen Passivierungsüberzug zum Schutz gegen Verkratzen erhalten.
  • Anschließend wird der Wafer zu Chips zerteilt.
  • Eine Option, die nicht Teil der vorliegenden Erfindung ist, beinhaltet einen Prozeß zur effizienten Schaffung einer asymmetrischen Beabstandung der Source- und Drain-Implantate gegenüber dem Gate. Erneut auf Fig. 8 bezugnehmend, ist dort allgemein ein Halbleiterwafer oder - Substrat 12 dargestellt, der eine aktive Kanalzone 19 beinhaltet. Der Fertigungsprozeß beginnt mit der Ausbildung der aktiven Kanalfläche für den FET. Dies kann geschehen durch epitaktisches Schichtwachstum auf einem geeigneten Substrat, gefolgt von einer elektrischen Trennung der vorgesehenen Bauelementfläche, oder, alternativ, durch selektive Ionenimplantation geeigneter Dotierstoffe in gewünschte Zonen des Halbleiters. Die gesamte Oberfläche wird anschließend mit einer dünnen Schicht 20 einer geeigneten Metallisierung überzogen, die ausreichend thermische Stabilität aufweist, um der Wärmebehandlung bei Temperaturen im Bereich von 750º bis 950ºC zu widerstehen, ohne daß die Eigenschaften ihrer Schottky-Barriere verschlechtert werden. Beispiele für Schottky-Gate-Metallisierungen, die sich für diesen Zweck eignen, sind Titan-Wolfram, Titan-Wolfram-Nitrid, Woflramnitrid und Wolframsilizid, wenngleich jede Metallisierung verwendet werden kann, welche den Wärmebehandlungsschritt zu überlegen vermag.
  • Fig. 9a und 9b zeigen die nächsten Verarbeitungsschritte. Die Gate- Metallisierung 20 wird mit einem Muster versehen, um eine Gateelektrodenstruktur für das Bauelement zu erhalten. Die bevorzugte Methode besteht darin, eine Metall-Ätzmaske 22 durch Aufdampfen und Abheben zu bilden, wie es zuvor beschrieben wurde.
  • Gemäß Fig. 10 wird der Wafer mit einem Photoresistmaterial 28 überzogen, welches mit einem Muster versehen wird, damit es Öffnungen 27a und 27b auf der jeweiligen Source- und Drain-Seite des Bauelements erhält. Geeignete Dotierstoffionen werden dann in den Halbleiter innerhalb der Öffnungszonen 27a und 27b implantiert, um so eine asymmetrische Bauelementstruktur zu erhalten, in der das Gate auf der Source-Seite (mit Überlappung 22) der stark dotierten Zone 41 benachbart ist, auf der Drain-Seite jedoch von der stark dotierten Zone 43 einen Abstand "d" aufweist. Die bevorzugte Entfernung für diese Trennung beträgt etwa 1 Mikrometer, kann jedoch so klein wie 0,5 Mikrometer sein und so groß wie der Gate-Drain-Elektrodenabstand sein. Die bevorzugten Dotierstoffionen sind Silizium, wenngleich jeder Dotierstoff verwendet werden könnte. Im allgemeinen wird ein N-Dotierstoff bevorzugt, und dies läßt sich erreichen, wenn Silizium die Wärmebehandlungs-Kriterien für die n-Aktivierung erfüllt, wie oben ausgeführt ist. Dies legt dann Einsatz eines TiWN-Gates nah, welches einer Wärmebehandlung bei 810ºC über 20 Minuten zu widerstehen vermag, ohne nennenswert beeinträchtigt zu werden.
  • Bei einem alternativen Prozeßablauf ist die Ätzmaske aus beispielsweise Nickel asymmetrisch in bezug auf den Kanal angeordnet, was zu einer Anfangs-Asymmetrie des Bauelements führt, die unterstützt werden kann durch eine asymmetrische Anordnung des Photoresistmaterials, um den Abstand von dem Gate 12 zu der n+-Drainzone weiter zu erhöhen, welcher von dem n-Implantat erzeugt wird, das zur Erhöhung der Source- und der Drain-Dotierung verwendet wird.
  • Erneut bezugnehmend auf Fig. 1 bis 7, wird eine Verarbeitung eines Halbleiterwafers 11 in der bezüglich Fig. 2 beschriebenen Weise begonnen, indem die Reinigungs- und Glättungsschritte ausgeführt werden.
  • Außerdem werden die dielektrisch Schicht 14 und die Photoresistschicht 16 erzeugt, und es werden Richtmarkierungen 13 gebildet, sämtlich wie es oben beschrieben wurde, und es wird die zusätzliche Verarbeitung ausgeführt, wie sie bezüglich Fig. 3 beschrieben wurde.
  • Auf der Oberfläche 15 gemäß Fig. 3a wird eine Photoresistschicht 18 ausgebildet. Die Photoresistschicht 18 wird mit einem Muster versehen, um ein Fenster 17 für die selektive Ionenimplantation durch die dielektrische Schicht 14 hindurch in das darunterliegende GaAs-Substrat 12 zu bilden. Der Schritt der Ionenimplantation erfolgt durch das Fenster 17 hindurch, um die implantierte Zone 19 zu schaffen.
  • Nachdem die gewünschten selektiven Implantierungsschritte abgeschlossen sind, wird die dielektrische Schicht 14 in Fluorwasserstoff (HF) beseitigt. Auf einer Oberfläche 26, bei der es sich um die implantierte Oberfläche des Wafers 11 handelt, wird eine Metallisierungsschicht 20 gebildet, sämtlich wie in Fig. 3b gezeigt. Die Metallisierungsschicht 20 wird gebildet aus Titan-Wolfram-Nitrid (TiWNx oder TiWN aus Gründen der Zweckmäßigkeit). Bei dieser Schreibweise wird keine Stöchiometrie berücksichtigt. Diese Schicht 20 aus TiWNx weicht von der zuvor bezüglich Fig. 3 beschriebenen Schicht ab, welche Schicht 20 durch Zerstäubungsniederschlagung von Titan-Wolfram mit einer Tiefe von 2000x10&supmin;¹&sup0; Meter (2000Å) gebildet wurde.
  • Die Verwendung von TiWNx als Gatematerial bietet Vorteile, die durch die Verwendung von TiW nicht gegeben sind. Ein unerwarteter Vorteil, der durch die Verwendung von TiWNx erreicht wird, besteht in der verbesserten Lebensdauer der Betriebsschaltungen aufgrund der Stabilität von TiWNx. Bei TiW ist es üblich, daß eine TiAs-Schicht sich allmählich an dem Schottky-Übergang bildet, was zu einer allmählichen Umsetzung des Schottky-Übergangs in einen ohmschen Kontakt führt. Da sich TiWNx als stabiler gegenüber TiW bei Kontaktierung von GaAs erwiesen hat, bildet TiWNx einen längerwährenden Schottky-Ubergang. Dieser Übergang kann in einer so kurzen Zeit wie 90 Tagen erfolgen, obschon er typischerweise nicht früher als nach einem Jahr oder länger in Erscheinung tritt. TiWnx hat sich als im wesentlichen frei von der TiAs-Bildung während Zeitspannen erwiesen, welche Betriebsjahre simulieren. Tatsächlich hat es den Anschein, daß TiWNx stabiler als TiASx ist und damit TiAsx in dem Schottky-Übergang nicht gebildet wird.
  • Ein zweiter, wesentlich unmittelbarer Faktor ist die relative Stabilität von TiWNx im Vergleich zu TiW bei erhöhten Temperaturen, wie sie beim Zerstäuben von TiWNx und während der Wärmebehandlung und den Aktivierungsschritten bei der FET-Fertigung gegeben sind. Die TiAs-Bildung am Schottky-Übergang in TiW-Gate-Strukturen beeinträchtigt die Schottky-Qualität. Damit liefert die Verwendung von TiWNx als Schottky-Gate überlegene Kennwerte gegenüber Gates aus TiW.
  • Diese Ergebnisse laufen den Erwartungen zuwider, da man im allgemeinen erwarten würde, daß aus einem nitrierten TiW ein schlechteres Gate resultiert als aus TiW selbst, und zwar wegen des erhöhten Widerstands. Die unerwartete Verbesserung des Schottky-Übergangs, der aus der reduzierten TiAs-Bildung resultiert, macht die Beeinträchtigung des Gate-Widerstands, verursacht durch die Zugabe von Stickstoff zu dem TiW mehr als wett.
  • Ein Verfahren zur Bildung der Schicht 20 wird erreicht durch reaktives Zerstäuben eines TiW-(30 Atomprozent Ti)Targets in einem Stickstoff- /Argon-Plasma. Die Metallisierungsschicht 20 dient als Dlffusionsbarriere zwischen dem Gold, welches auf der Metallisierungsschicht während der nachfolgenden Bearbeitung niedergeschlagen wird, und dem Galliumarsenid-Substrat 12. Unerwarteterweise wurde herausgefunden, daß durch Ändern des Atomprozentsatzes von Stickstoff in der TiWN- Schicht die Effizienz der Schicht als Diffusionsbarriere drastisch erhöht werden kann. Bevorzugt wird ein N/(N+Ar)-Gasstrom-Verhältnis von 1/4, jedoch liefert auch ein Bereich von 1/10 bis 1/2 Vorteile. Durch Beibehaltung des Stickstoff-Verhältnisses innerhalb dieses Bereichs führt zu einem Atomprozentsatz von Stickstoff in der Metallschicht, was die Metallisierungsschicht 20 in die Läge versetzt einem anschließenden Wärmebehandlungsschritt bei annähernd 850º während mindestens 20 Minuten zu widerstehen, ohne daß ihre Barrierefunktion zusammenbricht. Durch Auswählen des geeigneten Gasstrom-Verhältnisses innerhalb des obigen Bereichs wird die Zwischenschicht-Spannung zwischen den TiWN- und GaAs-Schichten auf einem niedrigen Wert gehalten. Dies schafft die Möglichkeit, daß Schottky-Gate-Elektroden mit einer Länge im Submikrometerbereich bestehen bleiben, während beispielsweise der Wafer gereinigt wird und die Wärmebehandlungsschritte durchgeführt werden, zu welcher Zeit die größten Abschälkräfte vorhanden sind.
  • Gemäß Fig. 4 besteht der nächste Schritt bei der Waferverarbeitung in der Musterbildung der T-Strukturen 24, was mit der Bildung einer weiteren Maskierebene 22 auf der TiWNx-Schicht 20 beginnt. Diese Maskierebene ist eine Metall-Ätzmaske 22, vorzugsweise hergestellt aus Nickel oder Gold, und beispielsweise durch verdampfen und Abhebung in folgender Weise gebildet. Oben auf die TiWNx-Schicht 20 wird eine Maske 21 aus hochauflösendem Positiv-Photoresist aufgebracht. Die Positiv-Photoresist-Maske besitzt Öffnungen, welche diejenigen Zonen definieren, in denen das Metall niedergeschlagen wird, welches die Ätzmaske 22 bildet. Das Metall für die Ätzmaske 22 wird auf der Positiv-Photoresist-Maske derart aufgedampft, daß die Öffnungen in der Maske ausgefüllt werden. Aufgefüllt bedeutet hier lediglich, daß das Metall das freiliegende TiWNx in der Maskenöffnung gut abdeckt. Nachdem Aufdampfen wird die Photoresist-Maske abgehoben, und das auf der TiWnx-Schicht 20 verbleibende Metallisierungsmaterial definiert die Metall-Ätzmaske 22. Wie angegeben, ist ein bevorzugtes Material für die Ätzmaske 22 Gold, und wenn die Gold-Ätzmaske 22 nicht entfernt, sondern an Ort und Stelle verbleibt, reduziert dies in starkem Maß den Widerstand des Gates.
  • Anschließend wird die TiWNx-Schicht 20 von solchen Bereichen entfernt, in der sie nicht von der Goldmaske 22 abgedeckt ist. In der geeignetsten Weise wird das freiliegende TiWNx in einem Plasmaätzmittel auf Fluorbasis unter Verwendung der Metallmaske 22 als Ätzmaske durch reaktives Ionenätzen bearbeitet. Das Plasma ätzt die Schicht 20 in den Zonen fort, die nicht von der Metall-Ätzmaske 22 abgedeckt sind, und es hinterschneidet auch die maskierte Zone unter Ausbildung von T- Strukturen 24, wie in Fig. 4 gezeigt ist. Das Ausmaß der Plasma-Hinterschneidung läßt sich steuern, indem man die Plasma-Ätzparameter variiert. Dies erreicht man durch anfängliches Ätzen bei einem niedrigen Druck, um ein anisotropes Profil einzustellen, und durch anschließendes Erhöhen des Drucks zur Erzielung einer schnelleren Plasma-Hinterschneidung oder durch Verwendung eines Ätzmittels, welches anisotrop ist, bis die horizontalen Flächen von Au befreit sind, und dann rasch Hinterschneidungen bildet, wobei ein solcher Ätzvorgang optisch überwacht wird, so daß er sofort angehalten werden kann, wenn ausreichende Hinterschneidung erfolgt ist. Das zuvor beschrieben Selbst-Begrenzen läßt sich bei diesem Ätzvorgang einsetzen und liefert eine einfach-steuerbare und reproduzierbare Hinterschneidung.
  • Im Anschluß an die Gate-Musterbildung wird auf der Oberfläche 26 eine Photoresist-Maske 28 gebildet, um die Zone 29 für das selbstausgerichtete Ionenimplantat gemäß Fig. 5 zu bilden. Der Begriff "selbstausgerichtet" wird deshalb verwendet, weil die Maske 22 als Barriere gegenüber der Ionenimplantation durch einen Ionenstrahl dient und damit die Grenzen der stark dotierten Zonen innerhalb des Substrats definiert. Während für das anfängliche Kanal-Implantat n-Dotierniveaus verwendet werden, werden während des anschließenden Implantierungsschritts zur Bildung der Source- und Drain-Zonen und zur Erleichterung des ohmschen Kontakts für die Source- und Drain-Zonen viel höhere Niveaus der Dotierung (n+) verwendet.
  • Die Photoresist-Maske 28 mit den Fenstern 27 für hochdosierte Ionenimplantation wird auf der Oberfiäche 26 des Wafers 11 gebildet. Die Goldmaske 22 dient als selbstausrichtende Struktur für die Ionen, die in Richtung auf die Fensterzonen gerichtet werden. Die Ionen werden in den Zonen auf beiden Seiten der T-Strukturen 24 mit einer steuerbaren seitlichen Trennung zwischen dem Gate-Kanten und dem benachbarten n+-Zonen gebildet. Die Metall-Ätzmaske 22 ermöglicht die Schaffung einer Implantat/Implantat-Beabstandung, die größer ist als die Gate- Länge. Dies ist ein wichtiges Merkmal des optimierten GaAs-SAG-Prozesses, da lediglich durch Steuern der Differenzen zwischen diesen beiden Abmessungen das Bauelement hinsichtlich des Kompromisses zwischen Gatekapazität und Durchbruchspannung gegenüber dem parasitären Serienwiderstand optimiert werden kann. Wie zuvor erklärt wurde kann das Photoresist 28 asymmetrisch bezüglich des Gates angeordnet sein, um einen erhöhten Abstand der n+-Zone (auf der Drain-Seite des Gates) gegenüber dem Gate-Metall zu erhöhen und damit die Bauelementmerkmale weiter zu optimieren, insbesondere die Gate-Drain-Kapazität. Durch Verwendung eines Photoresists anstelle des Gates selbst oder einer weiteren, das Gate kontaktierenden Metallschicht zur seitlichen Beabstandung des drainseitigen n+-Implantats gegenüber dem Gate wird die kapazitive Kopplung von dem Gate zu Drain noch weiter reduziert.
  • Das n+Implantat wird gegenüber der Zone der Gate-Strukturen 24 von der Ätzmaske 22 maskiert, wobei sich die Trennung jeder Gatekante von der benachbarten n+-Zone durch die Plasma-Hinterschneidung des Gate- Metalls und jede weitere seitliche drainseitige Maskierung, die durch die Photoresistschicht 28 geschaffen wird, bestimmt. Die Plasma-Hinterschneidung laßt sich genau genug steuern, um eine Optimierung der Gatestruktur hinsichtlich sowohl der Gate-Kapazität als auch des Serienwiderstands zu ermöglichen.
  • Dann wird der Wafer durch ein annähernd 3000x10&supmin;¹&sup0;m (3000Å) oder weniger dickes dielektrisches Einkapselungsmittel 30 abgedeckt. Wenn eine n'-Übergangszone implantiert werden soll, um einen geringen Widerstand zwischen der n+-Zone und dem n-Kanal zu ermöglichen, wird die zuvor beschriebene Prozeß-Möglichkeit realisiert, und anschließend wird die Struktur 20 Minuten lang bei etwa 850ºC wärmebehandelt. Das Einkapselungsmittel 30 schützt den GaAs-Wafer 11 vor einer Zersetzung, da das Arsen möglicherweise bei der hohen Wärmebehandlungstemperatur verdampft. Weil der Atomprozentsatz von Stickstoff in dem TiWNx die Schicht 20 mit einer ungewöhnlich hohen thermischen Stabilität ausstattet, wird lediglich ein Wärmebehandlungsschritt für den Kanal, die Übergangszone und die n+-Zonen-Ionenimplantate benötigt. Wie oben diskutiert wurde, ermöglicht dies eine optimale n-Typ-Aktivierung für jedes Implantat, eine höhere Elektronenbeweglichkeit, verringerte parasitäre Widerstände und verbesserte Bauelementkennwerte. Es macht außerdem mindestens einen Wärmebehandlungsofen überflüssig, und außerdem die Durchführung getrennter Wärmebehandlungs-Prozeßschritte, so daß geringere Fertigungskosten möglich sind. Außerdem wird aufgrund der wesentlich höheren Stabilität von TiWNx gegenüber TiW und TiAS die typischerweise vorhandene Bildung von TiAs bei herkömmlichen Verfahren nicht eintreten.
  • Um sicherzustellen, daß die Barriereeigenschaften der TiWNx-Schicht 20 beibehalten bleiben und während der nachfolgenden Bearbeitung des Wafers 11 nicht nennenswert beeinträchtigt werden, wird für die dielektrische Einkapselung 30 ein durch chemische Dampfniederschlagung mit Plasmaanreicherung gebildetes Siliziumoxynitrid (SiON) mit einem Brechungsindex im Bereich von 1,55 bis 1,95 ausgewählt. Dieser Bereich von Brechungsindizes ist kennzeichnend für SiON mit guter thermischer Anpassung, d.h. ähnlichem Wärmeausdehnungskoeffizienten hinsichtlich des Gates und des GaAs. Ein Brechungsindex von 1,55 wird bevorzugt. Damit ein Brechungsindex der SiON-Schicht in dem gegebenen Bereich erhalten wird, wird während des Niederschlagens des Einkapselungsfilms das Gasströmungsverhältnis von N&sub2;O/SiH&sub4; entsprechend eingestellt. Vorzugsweise kapselt das Einkapselungsmittel das Gate vollständig ein.
  • Bislang wurde angenommen, daß TiWNx nicht als Dlffusionsbarriere bei einer Temperatur von oberhalb von etwa 500ºC fungieren könnte, und deshalb wurde es als nicht nützlich in solchen Prozessen angesehen, die nach der Bildung der TiWNx-Schicht eine Verarbeitung bei hoher Temperatur erfordern. Durch Verwendung von etwa 6 bis 16 Atomprozent Stickstoff und weniger als 20 Atomprozent Titan in der TiWNx-Zusammensetzung lassen sich die Barriereneigenschaften durchwegs während der nachfolgenden Wärmebehandlung bei 850ºC während einer Zeitdauer von 20 Minuten bei einer 850ºC-Temperaturhaltezeit aufrechterhalten.
  • Die Verwendung von TiWNx als ein Schottky-Gate-Material bietet Vorteile, die bei Verwendung von TiW nicht gegeben sind. Ein unerwarteter Vorteil, der durch die Verwendung von TiWNx erzielt wird, ist die verbesserte Lebensdauer der Betriebsschaltungen aufgrund der Stabilität von TiWNx. Bei TiW ist es üblich, daß eine TiAs-Schicht sich an dem Schottky-Übergang ausbildet, was zu einer allmählichen Umwandlung des Schottky-Übergangs in einen ohmschen Kontakt führt. Da das TiWNx stabiler ist als TiW bei Kontaktierung von GaAs, bildet TiWNx einen längerwährenden Schottky-Übergang. TiWNx erwies sich als im wesentlichen frei von der Bildung von TiAs innerhalb von Zeitspannung, die mehrere Betriebsjahre simulierten.
  • Ein zweiter, wesentlich unmittelbarer Faktor ist die relative Stabilität von TiWNx bei erhöhten Temperaturen, wie sie bei dem Zerstäuben von TiWNx und während der Wärmebehandlungs- und Aktivierungsschritte bei der FET-Fertigung anfallen. Die Bildung von TiAs an dem Schottky- Übergang in den TiW-Gatestrukturen während der Wärmebehandlung hat beträchtliche abträgliche Ergebnisse auf den Schottky-Qualität. Damit liefert die Verwendung von TiWNx als Schottky-Gate überlegene FET- Kennwerte im Vergleich zu FETs, die Gates aus TiW besitzen.
  • Die Diffusionsbarriereneigenschaften von TiWNx, die verhindern, daß Au in GaAs hinein diffundiert, wurden bisher als unwirksam bei Temperaturen von mehr als etwa 500ºC angenommen. Wenn nach der Gate- Ausbildung also eine Wärmebehandlung bei 800º oder darüber angewendet werden muß, so wurde TiWNx nicht als geeignet angesehen. Ferner war die Zunahme des spezifischen Gatewiderstands, resultierend aus der Zugabe von N zu TiW als Hindernis bei der Verwendung von TiWNx angesehen.
  • In der GaAs-Industrie ist es übliche Praxis, eine nicht abgedeckte Wärmebehandlung mit einem Arsen-Überdruck durchzuführen, um die Effekte der As-Ausgasung zu verringern. Damit würden bei der Standard-Wärmebehandlung, die in der von 800ºC erfolgt (oberhalb des kritischen Bereichs von 500ºC für TiWNx) die Barriereneigenschaften von TiWNx zerstört werden.
  • Die Einkapselung des Gates gestattet nachgewiesenermaßen die Wärmebehandlung bei Temperaturen wesentlich oberhalb von 500ºC ohne Zerstörung der Barriereneigenschaften von TiWNx bezüglich der Au- Diffusion in GaAs hinein.
  • Vom Standpunkt der Verarbeitung erwies sich TiWNx als überraschend verträglich gegenüber Prozeßabwandlungen, wobei dennoch hervorragende Schottky-Ubergänge entstanden. Das Prozeßfenster bezüglich des Stickstoff-Anteils in dem Gate ist sehr breit und deckt den gesamten Bereich von 6% bis 16% atomaren Stickstoffs in dem TiWNx ab. Dies ermöglicht ziemlich beträchtliche Abweichungen von den Prozeß-Idealwerten ohne kritischen Einfluß auf die letztliche Bauelementqualität. Eine solche Flexibilität ist bei den Halbleiter-Fertigungsprozessen ein wichtiges Merkmal.
  • Der an die Einkapselung als nächstes folgende Schritt ist die Ausbildung von ohmschen Kontakten 32 auf die Oberfläche 26. Dies geschieht in einer zwei möglichen Weisen. Bei einem Verfahren wird das wärmebehandelte Einkapselungsmittel 30 in Salzsäure entfernt, und es werden die Kontakte 32 gebildet.
  • Nach Fig. 6 bleibt das Wärmebehandlungs-Einkapselungsmittel 30 auf dem Wafer 11 stehen, und die eingebetteten Kontakte 32 werden durch Plasmaätzen der ohmschen Kontaktmuster durch das Einkapselungsmittel hindurch zu der Oberfläche 26 hin und durch anschließendes Aufdampfen der Metallisierung in die geätzten Muster und durch Abheben der Muster gebildet. Bevorzugte Materialien für die Kontakte 32 umfassen eine erste Schicht aus einer Gold-Germanium-Verbindung, über der eine Nickel-Schicht oder eine Schichtstruktur aus Nickel, Germanium und Gold liegt. Dann werden die Kontakt 32 in die GaAs-Oberfläche 26 hinein dadurch legiert, daß eine rasche Erwärmung auf 380º bis 400ºC während 10 bis 30 Sekunden erfolgt, vorzugsweise mit Quarz-Halogen-Wolfram-lampen.
  • Nachdem die ohmschen Kontakte 32 legiert sind, wird gemäß Fig. 7 eine leitende Verbindungsmetallschicht 34 der ersten Ebene auf dem Substrat 15 gebildet. Diese Metallschicht 34 liegt über den ohmschen Kontakten 32 und bildet eine Verbindung zu den Gate-Anschlußflecken, die sich entlang der Länge des Gates befinden.
  • Die Schicht 34 kann gebildet werden durch reaktives Zerstäuben TiW- Targets in einem Stickstoff/Argon-Plasma, wobei der gleiche Prozeß verwendet wird wie bei der Bildung der Schicht 20. Das Ti des Targets besitzt einen Atomprozentsatz von 30. Hierwiederum wird wie bei der Schicht 20 das Verhältnis von N/(N + Ar), welches in das Zerstäubungssystem einströmt, derart eingestellt, daß der Atomprozentsatz von Stickstoff ein Verhältnis hervorruft, welches größer als 1/10 bei N/(N + Ar), wobei das bevorzugte Verhältnis etwa 1/4 beträgt.
  • Nach der Aufbringung des TiWNx-Anteils der Schicht 34 wird der Wafer 11 in ein Vakuum transferiert, wo auf das TiWNx entweder Titan (Ti) oder Molybdän (Mo) aufgedampft wird. Danach wird auf die Oberfläche des Titans oder des Molybdäns Gold aufgedampft. Wenn das Niederschlagen des Golds durch Zerstäubungsauftrag in situ erfolgt läßt sich der Zwischen-Titan- oder -Molybdän-Anteil der Schicht 34 eliminieren, da er als Bindeschicht zwischen dem durch Zerstäubung aufgebrachten TiWNx (welches nach Entnahme aus der Zerstäubungskammer oxidiert) und dem aufgedampften Gold dient.
  • Zur Bildung einer Verbindungs-Metallisierung wird der Wafer als nächstes mit einem geeigneten dielektrischen Material zur Bildung einer Schicht 36 überzogen. Ein organisches Material wie Polyimid kann als dielektrisches Material verwendet werden. Andere dielektrische Stoffe einschließlich anorganische Stoffe wie durch Plasma aufgebrachtes SiN oder SiON sind möglich. In der dielektrischen Schicht 36 werden durch Plasmaätzung durch eine mit Muster versehene Photoresistschicht 40 hindurch Kontaktübergänge 38 geöffnet. Die Kontaktübergänge 38 ermöglichen eine Kontaktierung zwischen der zusätzlichen Schicht aus Verbindungs-Metallisierung mit dem darunterliegenden Verbindungsmetall 34 der ersten Ebene, wie in Fig. 7 gezeigt ist. Das Verbindungsmetall der zweiten Ebene wird entweder durch Abhebung oder Ätzen aufgebracht und mit Muster versehen, derart, daß es die Ubergangsöffnungen ausfüllt und das Metall der ersten Ebene kontaktiert, wie in Fig. 1 gezeigt ist.
  • Zusätzliche Verbindungsebenen können in der gleichen Weise ausgebildet werden, und bei Wunsch kann der Wafer eine abschließende dielektrische Passivierungsbeschichtung für zusätzlichen elektrischen Schutz oder Schutz gegen Verkratzung erhalten. Selbstverständlich kann übliche Luft-Brücken-Technologie für die zweite (und weitere) Ebenen der Verbindung anstelle der oben beschriebenen Vorgehensweise eingestzt werden.
  • Gemäß der vorstehenden Beschreibung wurden die Dotierstoffe allgemein als n-Typ angesprochen. Es versteht sich jedoch, daß die Verwendung entgegengesetzter Dotierstofftypen auch ohne Abweichung von der Erfindung eingesetzt werden können. Während Bezug auf das Implantieren eines n-Dotierstoffs genommen wird, soll jedoch grundsätzlich die Implantierung von Dotierstoffen gemeint sein, die bewirken, daß die implantierte Zone im Anschluß an die Aktivierung n-leitend ist. Damit ist also auch Silizium angesprochen, da die richtige Aktivierung von Silizium bewirken kann, daß es nach der Aktivierung vorherrschend n- leitend ist.
  • Während die Implantate als n-leitend, n'- und n+-leitend angesprochen werden, wird damit gemeint, daß der relative Leitfähigkeitstyp nach der Aktivierung bei n' höher als bei n und bei n+ noch höher als bei n' ist. Da diese Beziehung allgemein konsistent ist mit den relativen Dotierstoffkonzentrationen in den dotierten Zonen, soll diese Schreibweise beide möglichen Bedeutungen abdecken.
  • Beschrieben wurde ein Prozeß zum Herstellen eines Feldeffekttransistors, der ein oder mehrere der Struktur- und Prozeßmerkmale enthält, die nicht Teil der vorliegenden Erfindung sind: i) der Schritt des Aufheizens des Galliumarsenid-Substrats mit darin einimplantierten ersten Ionen zur Kanalbildung und zweiten Ionen zur Bildung von Source/Drain bei Verwendung einer hochtemperaturbeständigen Metallisierungsschicht zur Selbstausrichtung der Source- und Drain-Implantate, wobei die Metallisierungsschicht 1 bis 20 Atomprozent Titan enthält und Wolfram beinhaltet, und die Metallisierungsschicht auf dem Substrat aufgebracht und auf eine so hohe Temperatur erwärmt wird, die ausreicht, um die mit Ionen implantierten Zonen des Substrats einer Wärmebehandlung zu unterziehen und die dort implantierten Ionen zu aktivieren; ii) der Schritt der Ausbildung einer Gate-Metallisierungsschicht auf dem Substrat, welche Schicht aus Titan-Wolfram-Nitrid (TiWNx und sowohl als eine Diffusionsbarriere zwischen einem Gold-Leiter und dem GaAs-Kanal des Transistors dient und ein wärmebeständiges Gate aufweist, das einen Schottky-Übergang bildet; iii) Maskieren eines Abschnitts der Kanalzone auf der Drainseite der Gateelektrode, bevor eine selbstausrichtende Source- und Drain-Implantierung für eine n+-Leitung erfolgt, so daß die n+-implantierte Source/Drain-Zone auf den beiden Seiten der Gateelektrode asymmetrisch ist, um einen gewünschten minimalen parasitären Source-Widerstand zu erhalten, ohne daß abträgliche Effekte auf die Gate-Drain-Durchbruchspannung, die Gate-Drain-Kapazität, die Source- Drain-Durchbruchspannung und den Ausgangswiderstand gegeben sind, die mit einem hohen Dotierungsniveau in der Nachbarschaft der Drainseite des Gates einhergehen; iv) das Überwinden des Nachteils des hohen Gatewiderstands für einen thermisch stabilen mit feuerfestem Gate ausgestatten SAG-FET unter Beibehaltung großer Ausrichtungstoleranzen und Reduzierung des Gatewiderstands dadurch, daß eine zweite Gate- Metallisierungsschicht vorgesehen wird, die ein größeres Leitvermögen aufweist als die Feuerfestgate-Schicht, und die nach dem n+ -Selbstatisrichtungs-Source/Drain-Implantat und vorzugsweise nach der Aktivierungs-Wärmebehandlung gebildet werden kann, wodurch eine Beeinträchtigung der Leitfähigkeit des zweiten Gatemetalls durch Zwischendiffusion mit dem ersten (Feuerfest-)Gatemetall während der Aktivierung ausgeschlossen wird. Eine beträchtfiche Toleranz gegenüber einer Fehlausrichtung der Gate-Masken-Ebene läßt sich erreichen durch eine Einebnungs-Ätzung der Wärmebehandlungs-Decke, die lange genug anhalt, um die Oberseite der ersten Gatemetallisierung freizulegen. Das restliche Einkapselungsmittel in der Nachbarschaft der Seiten der ersten Gate-Metallisierungsschicht dient dann als Isolator über der FET-Kanalzone und anderen Bereichen des Substrats und ermöglicht eine beträchtliche Fehlausrichtung (±0,5 Mikrometer) der zweiten Gate-Metallisierungsschicht ohne Beeinträchtigung der FET-Leistungsfahigkeit. Durch Verwendung dieser Neuerung zur Verringerung des Widerstands in einem Feuerfest-Gate wird die Leistungsfähigkeit von selbstausgerichteten GaAs-Bauelementen wesentlich erhöht, während die grundlegende Einfachheit des RG-Prozesses beibehalten wird.

Claims (2)

1. Verfahren zum Herstellen eines GaAs-FETs, umfassend die Schritte: Schaffen einer GaAs-Kanalzone (19) mit einem ersten Dotierungsniveau auf einem Substrat, Schaffen einer Schicht eines Gate-Materials (20) über der Kanalzone, Schaffen einer Ätzmaske (22) auf der Gate-Material-Schicht und Definieren eines Gates über dem Kanal durch Ätzen von freiliegenden Abschnitten der Gate-Material-Schicht in einer Ätzfolge, bei der die Ätzmaske um eine erste Abmessung zur Bildung einer T-förmigen Struktur hinterschnitten wird, Bilden von Source- und Drain-Zonen durch Implantieren von Störstoffen in Abschnitte der Kanalzone (19) mit einem zweiten Dotierungsniveau, wobei das Implantat mit der Ätzmaske selbst-ausgerichtet wird, und Entfernen der Ätzmaske, dadurch gekennzeichnet, daß der Prozeß die weiteren Schritte aufweist: Bilden von Übergangszonen (66), die sich von den Source- und Drain- Zonen jeweils in Richtung der unterhalb des Gates liegenden Kanalzone erstrecken, die ein Dotierungsniveau haben, welches zwischen dem ersten und dem zweiten Dotierungsniveau liegt, indem eine dünne konforme Schicht (51) aus dielektrischem Material über der Source, dem Drain und dem Gate gebildet wird, wodurch im wesentlichen vertikale Wände des dielektrischen Materials benachbart zu dem Gate geschaffen werden, welche konforme Schicht eine Dicke von weniger als der ersten Abmessung aufweist, und Implantieren von Dotierstoffen mit einer Implantierungsenergie und Konzentration, durch welche die Dotierstoffe von den Wänden des dielektrischen Materials maskiert werden und durch das dielektrische Material neben den Wänden und in die darunterliegende Kanalzone zur Bildung der Übergangszonen dringen.
2. Verfahren zum Herstellen eines GaAs-FETs vom Anreicherungstyp und eines GaAs-FETs vom Verarmungstyp gleichzeitig auf einem einzelnen Wafer, durch weiches beide GaAs- FETs gleichzeitig in einem Prozeß nach Anspruch 1 gebildet werden, wobei zwei unterschiedlich dotierte GaAs-Kanalzonen (19) geschaffen werden, die zu dem GaAs-FET vom Anreicherungstyp bzw. vom Verarmungstyp führen.
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