DE68916165T2 - Verfahren zum Herstellen von selbstjustierenden Metallhalbleiterkontakten in integrierten MISFET-Strukturen. - Google Patents

Verfahren zum Herstellen von selbstjustierenden Metallhalbleiterkontakten in integrierten MISFET-Strukturen.

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Description

    Hintergrund der Erfindung 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Bilden selbstausrichtender ohmscher Metall- Halbleiter-Kontakte in integrierten Schaltungen und im spezielleren in integrierten MISFET-Strukturen.
    • 2. Beschreibung des Standes der Technik
  • Das Problem der elektrischen Verbindung des Drain (und Source) von MISFET-Strukturen (oder im allgemeineren MOS-Transistoren) mit den jeweiligen Metallbahnen in integrierten Schaltungen wird mit der Reduzierung der Größen dieser integrierten Strukturen zunehmend kritischer.
  • Bei abnehmenden Abmessungen erhöhen sich die lithographischen Schwierigkeiten bei der Definition mikrometergroßer Fenster durch das Maskierresist und bei der korrekten Ausrichtung der Maske sowie die Bearbeitungsschwierigkeiten bei der Gewährleistung einer guten Stutenabdeckung des aufgebrachten Metalls innerhalb winziger Löcher durch die Dicke einer dielektrischen Schicht hindurch.
  • In jüngerer Zeit wurden mehrere neue Techniken zum Überwinden dieser technologischen Probleme sowie zum Herstellen von Kontakten mit einer Größe im Submikrometerbereich, die zur Herstellung von integrierten Vorrichtungen mit höchstem und ultrahohem Integrationsgrad erforderlich sind, vorgeschlagen, nämlich: verbesserte Techniken zum Abschrägen der Löcher für eine einfachere Erzielung einer guten Stufenabdeckung durch das Metall, verbesserte lithographische Techniken zum Steigern der Definition von Bereichen, bei denen beide Abmessungen kleiner als ein Mikrometer sind, wobei diese oft mit speziellen Techniken zum Vorfüllen der Löcher mittels Metallstopfen verbunden sind.
  • Im allgemeinen ergibt sich ein definitiver Nachteil der bekannten Techniken durch die Tatsache, daß das Maskieren der Kontakte ein äußerst kritischer Schritt bleibt, bei dem angemessene Präzisionspegel erforderlich sind.
    • Ziel und Zusammenfassung der Erfindung
  • Ein Hauptziel der vorliegenden Erfindung besteht in der Schaffung eines neuartigen Verfahrens zum Bilden im wesentlichen selbstausrichtender Metall-Halbleiter- Kontakte in integrierten Strukturen des MISFET-Typs. Das neuartige Verfahren der Erfindung besteht im großen ganzen in der Erzielung einer gezielt differenzierten Dicke einer Isolierschicht aus einem dielektrischen Oxid zum Isolieren der zuvor auf der Oberfläche des zu fertigenden Wafers ausgebildeten Gateleitungen in einer derartigen Weise, daß die Dicke der isolierenden dielektrischen Schicht auf dem Boden von Tälern der dielektrischen Schicht, die mit dem Bereich des zu kontaktierenden, darunterliegenden Halbleitersubstrats übereinstimmen und zwischen zwei benachbarten parallelen Gateleitungen begrenzt sind, gezielt kleiner gemacht wird als die Dicke derselben dielektrischen Schicht über Scheitelbereichen derselben, die mit den Oberseiten der Gateleitungen zusammenfallen. An diesem Punkt reicht ein unkritischer Maskiervorgang zum Definieren der "Länge" der zu bildenden, im wesentlichen selbstausgerichteten Kontakte aus, und die Schicht aus dielektrischem Material wird geätzt, bis die Oberfläche des darunterliegenden Halbleitersubstrats durch den Boden (der gezielt relativ dünner ausgebildet wurde) der Täler der Schicht freiliegt, wobei auch die eigentlichen Täler zwischen benachbarten parallelen Gateleitungen (d.h. parallelen Scheitelbereichen) selbstausgerichtet sind.
  • Gegenüber den herkömmlichen Technik zum fotolithographischen Definieren des Bereichs der Kontakte gestattet die vorliegende Erfindung eine Eliminierung der Probleme bei den kritischen fotolithographischen Vorgängen, die derzeit eine Einschränkung hinsichtlich der Reduzierung der Kontaktgröße bilden.
  • Als bemerkenswerte innewohnende Eigenschaft von Selbstausrichtungstechniken von Merkmalen im Mikrometer- und Submikrometerbereich bietet das neuartige Verfahren der Erfindung die technologischen Bedingungen zum Erhöhen des Integrationsgrades von MISFET-Strukturen, da es das Erfordernis einer kritischen Ausrichtungstoleranz einer herkömmlichen "Kontakt"-Maske überwindet.
    • Kurzbeschreibung der Zeichnungen
  • Diese und weitere Gesichtspunkte und Vorteile der Erfindung werden aus der nachfolgenden Beschreibung eines bevorzugten Ausführungsbeispiels sowie den beigefügten Zeichnungen deutlich. In den Zeichnungen zeigen:
  • Figur 1 bis 9 eine wesentliche Abfolge von Schritten des erfindungsgemäßen Verfahrens.
    • Beschreibung des bevorzugten Ausführungsbeispiels
  • Eine teilweise schematische Querschnittsansicht einer Vorrichtung (Wafer), die herzustellende MISFET-Strukturen enthält, ist in der Reihe der Figuren dargestellt.
  • Typischerweise werden auf der Oberfläche eines monokristallinen Halbleitersubstrats 1, das normalerweise aus Silizium besteht, leitende parallele Gateleitungen oder Metallbahnen eines ersten Niveaus ausgebildet. Normalerweise werden diese Metall- oder Gateleitungen des ersten Niveaus aus polykristallinem Silizium gebildet, das zum Erhöhen der elektrischen Leitfähigkeit stark dotiert wird, und sie sind von dem Silizimsubstrat 1 durch eine dielektrische Gateschicht 4 isoliert, die im allgemeinen aus Siliziumdioxid hergestellt ist, das man durch Wärmeoxidation der Oberfläche des Siliziums in einer von Verunreinigungen freien und Dampf enthaltenden Umgebung erhält. Die Metallbahnen oder Gateleitungen des ersten Niveaus sind normalerweise mit seitlichen, sich verjüngenden Abstandselementen 5 und 6 aus einem dielektrischen Material versehen, wobei es sich normalerweise um ein Siliziumoxid handelt, das chemisch aus der Dampfphase niedergeschlagen worden ist und anschließend in einer geeigneten Weise plasmageätzt worden ist, damit solche sich verjüngende Rückstände entlang der Flanken der Gateleitungen 2 und 3 aus polykristallinem Silizium übrigbleiben.
  • An diesem Punkt eines Standard-Herstellungsvorgangs für diesen Typ integrierter Vorrichtungen umfaßt das erfindungsgemäße Verfahren zum Bilden der Kontakte die folgenden Schritte:
  • a) konformes Aufbringen einer Schicht 7 aus einem ersten dielektrischen Oxid, vorzugsweise einem Siliziumoxid, das durch eine bei niedriger Temperatur erfolgende chemische Dampfphasenabscheidung aufgebracht wird, und zwar mit einer Dicke vorzugsweise im Bereich von 1000 bis 3000 Angström (10 Å = 1 nm) über die gesamte Oberfläche des herzustellenden Wafers, wie dies in Figur 1 dargestellt ist.
  • b) konformes Aufbringen einer zweiten Schicht 8 aus einem polykristallinen metallischen Vorläufermaterial, das durch Wärmeoxidation in dielektrisches Oxid umgewandelt werden kann, das dem dielektrischen Oxid der ersten Schicht 7 im wesentlichen ähnlich ist. Unter dem Begriff ähnliches Oxid ist zu verstehen, daß das Vorläufer-Halbleitermaterial in ein im wesentlichen dielektrisches Oxid umgewandelt wird, das gegenüber dem Oxid, das die darunterliegende erste Schicht 7 bildet, kristallographisch isomorph ist. Vorzugsweise handelt es sich bei einem solchen polykristallinen Vorläufermaterial um polykristallines Silizium, das durch chemische Dampfphasenabscheidung mit einer Dicke von vorzugsweise 1000 bis 3000 Angström konform aufgebracht wird, wie dies in Figur 2 dargestellt ist.
  • c) konformes Aufbringen einer dritten Schicht 9 aus einem oxidationsbeständigen Material, vorzugsweise Siliziumnitrid, das durch bei niedrigem Druck erfolgende chemische Dampfphasenabscheidung aufgebracht wird und eine Dicke von vorzugsweise 300 bis 600 Angström aufweist, wie dies in Figur 3 dargestellt ist.
  • d) Aufbringen einer Schicht 10 aus einem Planarisierungsmaterial, z.B. einem ausgeschleuderten Glas aus Siliziumoxid (SOG). Die Dicke der SOG-Schicht 10 auf dem Boden der Täler kann in der Praxis ca. 6000 Angström betragen, während die Dicke derselben SOG- Schicht auf den Spitzen bzw. Gipfeln ca. 2000 bis 3000 Angström betragen kann, wie dies in Figur 4 dargestellt ist.
  • e) "vollflächiges" Ätzen der Schicht aus Planarisierungsmaterial (SOG) 10 sowie anschließend der freiliegenden Siliziumnitridschicht 9, wie dies nacheinander in Figur 5 und 6 dargestellt ist. Diese Ätzung kann in einem Plasma oder in einem reaktiven Ionenätzplasma nach Techniken, die dem Fachmann allgemein bekannt sind, durchgeführt werden. Es verbleiben Rückstände des oxidationsbeständigen Materials (Nitrid) 9 und des Planarisierungsmaterials (SOG) 10 auf dem Boden der Täler der konform aufgebrachten Schichten 7 und 8 zwischen zwei benachbarten Gatelinien 2 und 3. Die Rückstände des Planarisierungsmaterials (SOG) 10 können dann selektiv entfernt werden, so daß nur die die Täler bedeckenden Rückstände aus Nitrid 9 verbleiben, wie dies in den Figuren 6 und 7 dargestellt ist.
  • f) Wärmeoxidation bis zum Umwandeln der polykristallinen Siliziumschicht 8 in den der Oxidationsumgebung ausgesetzten, durch die verbliebene Nitridschicht 9 nicht maskierten Bereichen in eine Schicht aus dielektrischem Oxid 8', die der zuvor gebildeten, darunterliegenden Schicht aus dielektrischem Oxid 7 im wesentlichen ähnlich ist. Wie in Figur 7 dargestellt ist, wird das polykristalline Silizium 8 in ein Oxid aus Silizium 8' mit Ausnahme derjenigen Zonen in den Tälern umgewandelt, in denen das polykristalline Silizium 8 durch eine Maskierung der verbliebenen Siliziumnitridschicht 9 vor der Oxidation geschützt bleibt.
  • g) Plasmaätzen der Rückstände des Nitrids 9 und des auf dem Boden der Täler verbliebenen polykristallinen Siliziums 8 bis zur vollständigen Entfernung derselben, so daß dadurch die Vorderseite des herzustellenden Wafers in wünschenswerter Weise von einer Schicht aus dielektrischem Oxid bedeckt bleibt, deren Dicke im wesentlichen der Summe der Dicken der ersten konform aufgebrachten Schicht 7 und der umgewandelten Oxidschicht 8' entspricht, die man durch Wärmeumwandlung der ursprünglich aufgebrachten Schicht aus polykristallinem Silizium 8 mit Ausnahme der Böden der Täler zwischen benachbarten Gateleitungen erhält, wo die Dicke der dielektrischen Oxidschicht im wesentlichen unverändert bleibt und der Dicke der ursprünglich auf der Vorderseite des Wafers aufgebrachten, konform niedergeschlagenen Schicht aus dielektrischem Oxid 7 entspricht.
  • h) reaktives Ionenätzen oder Plasmaätzen der dielektrischen Oxidschicht bis zur Freilegung des darunterliegenden monokristallinen Siliziums 1 in Kontaktbereichen Ac zwischen zwei benachbarten Gateleitungen, wie dies in Figur 9 dargestellt ist. Natürlich wird eine nicht-kritische Maske zum Definieren der Bereiche verwendet, in denen der Kontakt entlang des Bodens des Tals der dielektrischen Schicht (7 + 8' der Figur 8) gebildet werden muß, wobei der Bodenbereich 7 derselben geeigneterweise eine reduzierte Dicke aufweist und sich dadurch durch das Ätzen des Dielektrikums in einfacher Weise "öffnen" läßt. Dies heißt mit anderen Worten, daß eine unkritische Maske lediglich zum Definieren der "Länge" des Kontaktbereichs auf dem Siliziumsubstrat innerhalb eines zwischen zwei benachbarten Gateleitungen gebildeten aktiven Bereichs dient.
  • Das "Öffnen" von Kontakten erfolgt somit im wesentlichen in selbstausrichtender Weise in bezug auf benachbarte Gateleitungen 2 und 3, und die Öffnung nimmt eine vorteilhafte, sich verjüngende Form an, die eine korrekte Füllung des Kontaktlochs mit einem Metall eines zweiten Niveaus begünstigt, das in herkömmlicher Weise durch Zerstäuben aufgebracht werden kann.

Claims (1)

1. Verfahren zum Bilden selbstausrichtender Metall- Halbleiter-Kontakte (Ac) in integrierten MISFET-Strukturen auf einem Wafer (1) aus monokristallinem Halbleitermaterial, wobei die MISFET-Strukturen während einer Phase des Herstellungsvorgangs eine Oberflächenmorphologie mit parallelen Gateleitungen aus einem ersten metallischen Material (2) aufweisen, das mit sich verjüngenden seitlichen Abstandselementen (6) aus einem dielektrischen Material versehen ist, wobei die Kontakte mit dem monokristallinen Halbleiter in Bereichen gebildet werden, die zwischen zwei benachbarten parallelen Gateleitungen liegen,
wobei das Verfahren folgende Schritte in der folgenden Reihenfolge aufweist:
a) konformes Aufbringen einer ersten Schicht (7) aus einem ersten dielektrischen Oxid auf der Oberfläche des herzustellenden Wafers mit den darauf befindlichen Gateleitugnen;
b) konformes Aufbringen einer zweiten Schicht (8) aus einem polykristallinen metallischen Vorläufermaterial, das sich durch Oxidation in ein Oxid umwandeln läßt, das dem ersten dielektrischen Oxid im wesentlichen ähnlich ist;
c) konformes Aufbringen einer dritten Schicht (9) aus einem oxidationsbeständigen Material;
d) Aufbringen einer Schicht (10) aus einem Planarisierungsmaterial;
e) vollflächiges Ätzen der Schicht aus Planarisierungsmaterial und der dritten konform aufgebrachten Schicht aus oxidationsbeständigem Material bis zur Freilegung von Spitzen der über den Gateleitungen liegenden, zweiten konform aufgebrachten Vorläuferschicht aus metallischem Material unter Belassung von Rückständen des Planarisierungsmaterials und der dritten konform aufgebrachten Schicht aus oxidationsbeständigem Material auf dem Boden von zwischen zwei benachbarten Gateleitungen liegenden Tälern (Ac);
f) selektives Ätzen der Rückstände des Planarisierungsmaterials unter vollständiger Entfernung derselben von den Tälern;
g) Wärmeoxidation des polykristallinen metallischen Vorläufermaterials bis zur Umwandlung der gesamten Dicke desselben in Bereichen, die nicht durch die die Täler bedeckenden Rückstände der dritten konform aufgebrachten Schicht aus oxidationsbeständigem Material gegen Oxidation maskiert sind, in ein dielektrisches Oxid, das dem ersten dielektrischen Oxid der ersten konform aufgebrachten Schicht ähnlich ist;
h) selektives Ätzen der Rückstände des oxidationsbeständigen Materials und der nicht-umgewandelten Rückstände des metallischen Vorläufermaterials der dritten bzw. der zweiten konform aufgebrachten Schicht bis zur Entfernung der Rückstände aus den Tälern;
i) Maskieren der Bereiche, die nicht für die Bildung der Kontakte bestimmt sind;
l) Ätzen der dielektrischen Oxidschicht uneinheitlicher Dicke bis zur Freilegung der Oberfläche des monokristallinen Halbleitermaterials in unmaskierten Zonen des Bodens der Täler, wo die Dicke der dielektrischen Oxidschicht der Dicke der ersten konform aufgebrachten Schicht entspricht, deren Dicke keine Erhöhung erfahren hat durch die Umwandlung der zweiten konform aufgebrachten metallischen Vorläuferschicht in ein ähnliches dielektrisches Oxid, wie in außerhalb der Täler befindlichen Zonen;
wobei die Bildung der Metallhalbleiterkontakte durch Aufbringen eines Metalls durch geätzte Öffnungen der dielektrischen Schicht entlang des Bodens der Täler zwischen benachbarten Gateleitungen abgeschlossen wird.
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