JPS61260639A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61260639A JPS61260639A JP10236985A JP10236985A JPS61260639A JP S61260639 A JPS61260639 A JP S61260639A JP 10236985 A JP10236985 A JP 10236985A JP 10236985 A JP10236985 A JP 10236985A JP S61260639 A JPS61260639 A JP S61260639A
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- Japan
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- insulating film
- film
- etching
- semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、表面に段差部が形成されている半導体基板上
に絶縁膜を形成し、この絶縁膜の表面を平坦にする様な
半導体装置の製造方法に関するものである。
に絶縁膜を形成し、この絶縁膜の表面を平坦にする様な
半導体装置の製造方法に関するものである。
本発明は、上記の様な半導体装置の製造方法において、
無機系の成分と有機系の成分とを有する平坦化膜を絶縁
膜上に形成し、平坦化膜のエツチング速度が極大値とな
る温度よりも低い温度で熱処理を行い、平坦化膜と絶縁
膜とをエッチバックすることによって、表面の平坦度が
高く品質も高い半導体装置を製造することができる様に
したものである。
無機系の成分と有機系の成分とを有する平坦化膜を絶縁
膜上に形成し、平坦化膜のエツチング速度が極大値とな
る温度よりも低い温度で熱処理を行い、平坦化膜と絶縁
膜とをエッチバックすることによって、表面の平坦度が
高く品質も高い半導体装置を製造することができる様に
したものである。
半導体装置の表面を平坦にする技術は、多層配線を実現
するために不可欠の技術であり、また半導体基板に埋め
込み絶縁膜を形成する場合等にも必要な技術である。
するために不可欠の技術であり、また半導体基板に埋め
込み絶縁膜を形成する場合等にも必要な技術である。
この様な平坦化技術の１つとして、エッチバック法があ
る。そしてＳｅｍ１ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ
（プレスジャーナル社）１９８４．１０ １１６〜１
３７頁には、シリカフィルム等の無機系流動物を絶縁膜
上に塗布して平坦化膜を形成してからエッチバックする
方法と、フォトレジストやポリイミド系樹脂等の有機系
流動物を絶縁膜上に塗布して平坦化膜を形成してからエ
ッチバックする方法とが示されている。
る。そしてＳｅｍ１ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ
（プレスジャーナル社）１９８４．１０ １１６〜１
３７頁には、シリカフィルム等の無機系流動物を絶縁膜
上に塗布して平坦化膜を形成してからエッチバックする
方法と、フォトレジストやポリイミド系樹脂等の有機系
流動物を絶縁膜上に塗布して平坦化膜を形成してからエ
ッチバックする方法とが示されている。
ところで、平坦化膜としてシリカフィルムを用いると、
このシリカフィルムのエツチング速度調整のためにエッ
チバック前における熱処理が必要である。そして、この
熱処理の温度が高いと、アロイスパイクが発生して半導
体装置の品質が低下する。
このシリカフィルムのエツチング速度調整のためにエッ
チバック前における熱処理が必要である。そして、この
熱処理の温度が高いと、アロイスパイクが発生して半導
体装置の品質が低下する。
また、絶縁膜としてＰＳＧを用い且つ平坦化膜としてフ
ォトレジストを用いると、エツチングの時間の経過と共
にフォトレジストのエツチングのみが加速されて、平坦
面を得ることができない。
ォトレジストを用いると、エツチングの時間の経過と共
にフォトレジストのエツチングのみが加速されて、平坦
面を得ることができない。
特にＣＶＤ法によって形成した絶縁膜のオーバハング部
におけるエツチング速度が速く、へｌ配線の肩の部分に
窪みが生したりする。
におけるエツチング速度が速く、へｌ配線の肩の部分に
窪みが生したりする。
これに対して、絶縁膜５ｉａＮ４を用いると、エッチバ
ックは安定的に行うことができるが、誘電率が高いため
に寄生容量が大きくなる等の別の問題点が生じる。
ックは安定的に行うことができるが、誘電率が高いため
に寄生容量が大きくなる等の別の問題点が生じる。
本発明による半導体装置の製造方法は、無機系の成分と
有機系の成分とを有する平坦化膜４を絶縁膜ｌ上に形成
する工程と、前記平坦化膜４のエツチング速度が極大値
となる温度よりも低い温度で前記平坦化膜４を熱処理す
る工程と、前記平坦化膜４及び前記絶縁膜１をエッチバ
ックする工程とを夫々具備することを特徴としている。
有機系の成分とを有する平坦化膜４を絶縁膜ｌ上に形成
する工程と、前記平坦化膜４のエツチング速度が極大値
となる温度よりも低い温度で前記平坦化膜４を熱処理す
る工程と、前記平坦化膜４及び前記絶縁膜１をエッチバ
ックする工程とを夫々具備することを特徴としている。
本発明による半導体装置の製造方法によれば、無機系の
成分と有機系の成分とを有する平坦化膜４を絶縁膜ｌの
上に形成するが、この様な平坦化膜４はそのエツチング
速度が熱処理温度に対して極大値を有する様に変化する
。このために、極大値よりも低い熱処理温度を採用する
ことによって、低い温度で熱処理を行うことができる。
成分と有機系の成分とを有する平坦化膜４を絶縁膜ｌの
上に形成するが、この様な平坦化膜４はそのエツチング
速度が熱処理温度に対して極大値を有する様に変化する
。このために、極大値よりも低い熱処理温度を採用する
ことによって、低い温度で熱処理を行うことができる。
また、無機系の成分と有機系の成分とを有する平坦化膜
４を絶縁膜ｌの上に形成するので、有機系の成分のみを
有する平坦化膜を形成する場合に比べて、エッチバック
時に段差部における絶縁膜１の異常エッチ現象が発生し
にくい。
４を絶縁膜ｌの上に形成するので、有機系の成分のみを
有する平坦化膜を形成する場合に比べて、エッチバック
時に段差部における絶縁膜１の異常エッチ現象が発生し
にくい。
（実施例〕
以下、多層配線に適用した本発明の一実施例を第１図及
び第２図を参照しながら説明する。
び第２図を参照しながら説明する。
第１図は、本実施例における工程を示している。
本実施例では、第１図Ａに示す様に、５．２重量％のＰ
を含有するＰＳＧ等の眉間絶縁膜１をＣＶＤ法等によっ
てＳｔ基板２上にまず形成する。
を含有するＰＳＧ等の眉間絶縁膜１をＣＶＤ法等によっ
てＳｔ基板２上にまず形成する。
但し、Ｓ＋基板２の表面には第１層目のＡ！配線３が設
けられているので、この８１基板２の表面には段差部が
形成されている。このために、層間絶縁膜１にも＾ｌ配
線３の断面形状と略相偵の段差部が形成される。
けられているので、この８１基板２の表面には段差部が
形成されている。このために、層間絶縁膜１にも＾ｌ配
線３の断面形状と略相偵の段差部が形成される。
次に、無機系の成分と有機系の成分とを有する流動物を
眉間絶縁膜１上に塗布して、平坦化膜４を形成する。上
記の流動物としては、有機成分入りのシリカフィルム、
例えばＯＣＤ （商品名、東京応化工業製） Ｔｙｐｅ
−６，５ｔ−１００００等を用いる。
眉間絶縁膜１上に塗布して、平坦化膜４を形成する。上
記の流動物としては、有機成分入りのシリカフィルム、
例えばＯＣＤ （商品名、東京応化工業製） Ｔｙｐｅ
−６，５ｔ−１００００等を用いる。
平坦化膜４の膜厚は次に述べる熱処理でクラックが発生
しない程度とするが、この平坦化膜４の表面は、第１図
Ａに示す様に、眉間絶縁膜１の表面よりも平坦度が大幅
に向上している。
しない程度とするが、この平坦化膜４の表面は、第１図
Ａに示す様に、眉間絶縁膜１の表面よりも平坦度が大幅
に向上している。
次に、眉間絶縁膜１と平坦化膜４とのエツチング速度を
揃えるために、これらを熱処理する。この熱処理は、１
００℃で１５分間、２００°Ｃで３０分間及び３００℃
で３０分間の合計７５分間行う。
揃えるために、これらを熱処理する。この熱処理は、１
００℃で１５分間、２００°Ｃで３０分間及び３００℃
で３０分間の合計７５分間行う。
ところで第３図は、有機成分を含まない通常のシリカフ
ィルムのエツチング特性を示している。
ィルムのエツチング特性を示している。
そしてこの第３図によると、エツチング速度は熱処理温
度の単１！減少関数となっている。
度の単１！減少関数となっている。
この結果、シリカフィルムのエツチング速度を低下させ
て眉間絶縁膜１のエツチング速度に揃えるためには、相
当な高温で熱処理を行う必要がある。そしてこのために
、既述の様なアロイスパイクの発生する可能性がある。
て眉間絶縁膜１のエツチング速度に揃えるためには、相
当な高温で熱処理を行う必要がある。そしてこのために
、既述の様なアロイスパイクの発生する可能性がある。
これに対して第２図は、本実施例で用いた有機成分入り
のシリカフィルムのエツチング特性を示している。そし
てこの第２図によると、エツチング速度は熱処理温度に
対して極大値を有する様に変化している。つまり、１つ
のエツチング速度に対して２つの熱処理温度が存在して
いる。
のシリカフィルムのエツチング特性を示している。そし
てこの第２図によると、エツチング速度は熱処理温度に
対して極大値を有する様に変化している。つまり、１つ
のエツチング速度に対して２つの熱処理温度が存在して
いる。
この結果、エツチング速度が極大値となる温度よりも低
い温度で熱処理を行う様にすれば、既述の様な３００℃
以下という比較的低温の熱処理でも、平坦化膜４のエツ
チング速度を低下させて眉間絶縁膜１のエツチング速度
に揃えることができる。
い温度で熱処理を行う様にすれば、既述の様な３００℃
以下という比較的低温の熱処理でも、平坦化膜４のエツ
チング速度を低下させて眉間絶縁膜１のエツチング速度
に揃えることができる。
その後、ＣｌＩＦ５と０．との混合ガスやＣＦ、と０□
との混合ガス等を用いた反応性イオンエツチングによっ
て、平坦化膜４及び層間絶縁膜１をエッチバックする。
との混合ガス等を用いた反応性イオンエツチングによっ
て、平坦化膜４及び層間絶縁膜１をエッチバックする。
なおこの時、混合ガスの混合比を調整することによって
、眉間絶縁膜１と平坦化膜４とのエツチング速度を更に
揃える。
、眉間絶縁膜１と平坦化膜４とのエツチング速度を更に
揃える。
すると、第１図Ｂに示す樟に、平坦度の高い表面を有す
る眉間絶縁膜１が露出する。従って、この平坦度の高い
表面を有する眉間絶縁膜１上に第２層目のＡＩ配線（図
示せず）を設けることによって、多層配線を行うことが
できる。
る眉間絶縁膜１が露出する。従って、この平坦度の高い
表面を有する眉間絶縁膜１上に第２層目のＡＩ配線（図
示せず）を設けることによって、多層配線を行うことが
できる。
（発明の効果〕
本発明による半導体装置の製造方法によれば、低い温度
で熱処理を行うことができるので、アロイスパイクの発
生を防止できて、品質の高い半導体装置を製造すること
ができる。
で熱処理を行うことができるので、アロイスパイクの発
生を防止できて、品質の高い半導体装置を製造すること
ができる。
また、エッチバック時に段差部における絶縁膜の異常エ
ッチ現象が発生しにくいので、表面の平坦度が高い半導
体装置を製造することができる。
ッチ現象が発生しにくいので、表面の平坦度が高い半導
体装置を製造することができる。
第１図は本発明の一実施例における工程を示す半導体装
置の側断面図、第２図及び第３図は夫々有機成分入りの
シリカフィルム及び通常のシリカフィルムのエツチング
特性を示すグラフである。 なお図面に用いた符号において、 １−−−−−一一一一一層間絶縁膜 ２−−−−−−−・−−一−３ｉ基板 ４−−〜−−−−−−−−−−平坦化膜である。
置の側断面図、第２図及び第３図は夫々有機成分入りの
シリカフィルム及び通常のシリカフィルムのエツチング
特性を示すグラフである。 なお図面に用いた符号において、 １−−−−−一一一一一層間絶縁膜 ２−−−−−−−・−−一−３ｉ基板 ４−−〜−−−−−−−−−−平坦化膜である。
Claims (1)
- 【特許請求の範囲】 表面に段差部が形成されている半導体基板上に絶縁膜を
形成し、この絶縁膜の表面を平坦にする様な半導体装置
の製造方法において、 無機系の成分と有機系の成分とを有する平坦化膜を前記
絶縁膜上に形成する工程と、 前記平坦化膜のエッチング速度が極大値となる温度より
も低い温度で前記平坦化膜を熱処理する工程と、 前記平坦化膜及び前記絶縁膜をエッチバックする工程と
を夫々具備することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10236985A JPS61260639A (ja) | 1985-05-14 | 1985-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10236985A JPS61260639A (ja) | 1985-05-14 | 1985-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61260639A true JPS61260639A (ja) | 1986-11-18 |
Family
ID=14325542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10236985A Pending JPS61260639A (ja) | 1985-05-14 | 1985-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61260639A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4966867A (en) * | 1988-10-20 | 1990-10-30 | Sgs-Thomson Microelectrics S.R.L. | Process for forming self-aligned, metal-semiconductor contacts in integrated MISFET structures |
| US5112776A (en) * | 1988-11-10 | 1992-05-12 | Applied Materials, Inc. | Method for planarizing an integrated circuit structure using low melting inorganic material and flowing while depositing |
| US5244841A (en) * | 1988-11-10 | 1993-09-14 | Applied Materials, Inc. | Method for planarizing an integrated circuit structure using low melting inorganic material and flowing while depositing |
-
1985
- 1985-05-14 JP JP10236985A patent/JPS61260639A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4966867A (en) * | 1988-10-20 | 1990-10-30 | Sgs-Thomson Microelectrics S.R.L. | Process for forming self-aligned, metal-semiconductor contacts in integrated MISFET structures |
| US5112776A (en) * | 1988-11-10 | 1992-05-12 | Applied Materials, Inc. | Method for planarizing an integrated circuit structure using low melting inorganic material and flowing while depositing |
| US5244841A (en) * | 1988-11-10 | 1993-09-14 | Applied Materials, Inc. | Method for planarizing an integrated circuit structure using low melting inorganic material and flowing while depositing |
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