DE3783608T2 - Planarizierungsverfahren fuer die herstellung von kontaktloechern in siliziumkoerpern. - Google Patents
Planarizierungsverfahren fuer die herstellung von kontaktloechern in siliziumkoerpern.Info
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- DE3783608T2 DE3783608T2 DE8787904195T DE3783608T DE3783608T2 DE 3783608 T2 DE3783608 T2 DE 3783608T2 DE 8787904195 T DE8787904195 T DE 8787904195T DE 3783608 T DE3783608 T DE 3783608T DE 3783608 T2 DE3783608 T2 DE 3783608T2
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- 238000000034 method Methods 0.000 title claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 9
- 229910052710 silicon Inorganic materials 0.000 title claims description 9
- 239000010703 silicon Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 238000009792 diffusion process Methods 0.000 claims description 17
- 238000001465 metallisation Methods 0.000 claims description 17
- 239000003989 dielectric material Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 11
- 235000012239 silicon dioxide Nutrition 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- RJRZPEGSCQEPNL-UHFFFAOYSA-N [B+3].P Chemical compound [B+3].P RJRZPEGSCQEPNL-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004993 emission spectroscopy Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004949 mass spectrometry Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Description
- Diese Erfindung betrifft ein Verfahren zum Bilden von Verbindungen in Halbleiterstrukturen und insbesondere ein verbessertes Verfahren zum Bilden von Verbindungen in planierten Siliziumwafer.
- Während der Herstellung von Halbleiterbauteilen wie Transistoren und integrierte Schaltungen hat es sich als notwendig herausgestellt, eine Planierung oder eine Glättung der Topographie einer darunterliegenden Oberfläche der zu verarbeitenden Struktur vor der Bildung der Verbindungen durchzuführen, die elektrische Anschlüsse von der Metallisierungsschicht ermöglichen. Die Verbindungen oder Kontaktierungsflächen werden vorzugsweise an den Orten gebildet, an welchen die dielektrische Schicht die größte Dicke aufweist. Die Halbleiterstruktur ist typischerweise durch zwei verschiedene Bereiche gekennzeichnet, die im allgemeinen die Feldoxidzone (FOX) und die Diffusionszone genannt werden. Als Ergebnis der Herstellungsschritte, die bei konventionellen, bekannten Verfahren angewendet werden, unterscheiden sich jedoch die Dicken oder Höhen des Dielektrikums deutlich an diesen Zonen. D. h., die Abstände von der Metallisierungsschicht zur oberen Fläche der Struktur unterscheiden sich wesentlich an der Feldoxidzone und an der Diffusionszone während des Ätzens der Verbindungen. Um die dickeren Zonen ausreichend zu ätzen, werden die weniger dicken Zonen im allgemeinen überätzt. Zusätzlich tritt während des Verfahrens ein Problem unerwünschter Seitenwände, insbesondere der Seitenwände einer zweiten Metallisierungsschicht, und unterschnittene Spitzen auf.
- Es ist ein Ziel dieser Erfindung, ein verbessertes Verfahren zum Bilden von Verbindungen in einem auf einem Siliziumwafer gebildeten dielektrischen Material zu schaffen.
- Ein weiteres Ziel dieser Erfindung ist es, ein planiertes Wafer zu schaffen, um geeignete Bezugspunkte der oberen Fläche zum Ätzen von Verbindungen zu bieten.
- Gemäß dieser Erfindung enthält ein Verfahren zum Bilden von Verbindungen in einem auf einem Siliziumwafer gebildeten dielektrischen Material die Schritte des Aufbringens von zumindest einer dielektrischen Schicht, die sich über die Feldoxidzone und die Diffusionszone erstreckt. In der dielektrischen Schicht wird eine Säule gebildet, die eine solche Dicke oder Höhe aufweist, daß die obere Fläche des dielektrischen Materials an der Diffusionszone im wesentlichen auf der gleichen Höhe wie die obere Fläche des geätzten Dielektrikums an der Feldoxidzone liegt. Das Aufbringen des dielektrischen Materials wird vor dem Aufbringen der Metallisierungsschicht durchgeführt. Durch diese Methode sind die Abstände oder Tiefen zum Ätzen von Verbindungen von der oberen Fläche der Struktur zur Metallisierungsschicht an der Feldoxidzone und an der Diffusionszone im wesentlichen gleich.
- Die Erfindung wird in detaillierterer Weise anhand der Zeichnungen beschrieben, in welchen:
- Figuren 1A bis 1F Darstellungen der Verfahrensschritte sind, die beim Bilden eines planierten Siliziumwafers gemäß dem Stand der Technik benutzt werden; und
- Figuren 2A bis 2E Darstellungen sind, die die Verfahrensschritte aufzeigen, die beim Bilden eines planierten Siliziumwafers gemäß der vorliegenden Erfindung eingesetzt werden.
- Überall in den Zeichnungen bezeichnen gleiche Bezugszahlen die gleichen Elemente.
- Ein typisches bekanntes Verfahren ist in den Figuren 1A bis 1F dargestellt, die die Entstehung eines wesentlichen Unterschiedes in der Höhe oder Tiefe der dielektrischen Schichten an den Orten der Verbindungen aufzeigen. In der Fig. 1A wird ein dünner Film 12 aus Siliziumdioxid auf ein Substrat oder Wafer 10 aus halbleitendem Silizium aufgebracht, dem eine Siliziumnitridschicht 14 unter Verwendung einer Isolationsmaske folgt. In diesem Ausführungsbeispiel hat der Siliziumdioxidfilm 12 beispielsweise eine Dicke von ungefähr 50 nm (500 Å), und die Siliziumnitridschicht 14 ist beispielsweise ungefähr 120 nm (1200 Å) dick. Das Siliziumnitrid wird geätzt und das Wafer wird einer Feldoxidation unterworfen, so daß eine Feldoxidzone 16 aus Siliziumdioxid mit einer Dicke im Bereich von ungefähr 800 nm (8000 Å bis 10000 Å) gebildet wird, wie in der Fig. 1B gezeigt. Eine Schicht aus polykristallinem Silizium von ungefähr 350 nm (3500 Å) wird aufgebracht und so angeordnet, daß eine Diffusionszone 18 neben der Feldoxidzone 16 im Siliziumwafer gebildet wird. Wie in der Fig. 1C gezeigt, wird dann ein Bor-Phosphor(III)-Glas (BPSG) 20 bei einer relativ hohen Temperatur von 900 bis 1000 ºC aufgebracht, so daß das Glas geschmolzen wird und fließt, um eine Glasschicht von etwa 800 nm (8000 Å bis 10000 Å) zu bilden, die eine relativ glatte Oberfläche besitzt.
- Wie im allgemeinen im Stand der Technik danach üblich und in der Fig. 1D beschrieben, wird eine erste Metallisierungsschicht M1 von etwa 700 nm (7000 Å) aufgebracht und geätzt, um elektrisch leitende Kontakte zur Verbindung mit äußeren elektrischen Leitungen und Schaltungen zu bilden. Die Schicht M1 ist so ausgeführt, daß sie sowohl die Feldoxidzone 16 als auch die Diffusionszone 18 überdeckt. Nachdem die metallische Schicht M1 gebildet worden ist, wird eine Niedertemperatur- Oxidschicht (LTO) 22 aus Siliziumdioxid über die Schicht M1, wie aus der Fig. 1E ersichtlich, durch Plasmaentladung bei niedriger Temperatur und niedrigem Druck aufgebracht. Die Temperatur kann beispielsweise etwa 500º ± 50ºC betragen, und der Druck kann im Bereich zwischen 0,133 bis 3,333 kPa (1 bis 25 Torr) liegen. Der LTO-Schicht 22 folgt ein Überzug 24 aus unter Plasmaeinwirkung abgelagertem Siliziumnitrid, das zur Verminderung der Oberflächenunterschiede dient. Ungefähr 300 nm (3000 Å) von Oberflächenrauhheit kann für jedes Mikrometer von Siliziumnitrid, das abgelagert worden ist, unterdrückt werden, so daß die Nitridschicht 24 im wesentlichen eben wird. Danach wird ein Photoresist-Überzug durch Fließenlassen eines Photoresists auf der Oberfläche der Nitridschicht und Ätzen des Photoresists aufgebracht, um eine im wesentlichen flache Topographie zu erhalten. Die Planierung, die durch dieses konventionelle Verfahren erzielt wird, liefert eine Struktur mit einer oberen Fläche, die oberhalb der Feldoxidzone einen geringeren Abstand d1 von der Metallisierungsschicht M1 als der Abstand d2 zwischen der oberen Fläche und der Metallisierungsschicht oberhalb der Diffusionszone aufweist, wie in der Fig. 1F gezeigt. Dieser Höhenunterschied, der in der Größenordnung von 400 bis 700 nm (4000 bis 7000 Å) liegen kann, verursacht Probleme beim Ätzen von Verbindungen wie Überätzen und führt zu einer schlechten Bedeckung von Seitenwänden der folgenden Metallisierungsschichten.
- Gemäß dieser Erfindung und wie in den Figuren 2A bis 2E dargestellt, wird eine Siliziumoxidschicht 26 vor dem Aufbringen einer Metallisierungsschicht durch chemische Gasphasenabscheidung (CVD) aufgebracht. Die Schicht 26 erstreckt sich über die Feldoxidzone 16 und die Diffusionszone 18. Eine zweite Siliziumdioxidschicht 28 wird dann durch chemische Gasphasenabscheidung auf die erste Oxidschicht 26 (oder eine dickere Schicht 26+28) aufgebracht. Die dielektrischen Schichten 26 und 28 können in dieser Reihenfolge alternativ aus einem Bor-Phosphor(III)-Glas (BPSG) und aus unter Plasmaeinwirkung abgelagertem Siliziumnitrid gebildet werden. Wenn die Schichten 26 und 28 aus verschiedenen Materialien gebildet werden, dann kann das Ätzen durch Emissionsspektroskopie, Massenspektroskopie oder Endpunkt-Überwachungssysteme auf einen Abstand von 10 nm (100 Å) oder ein kleines Vielfaches davon gesteuert werden, so daß das Ätzen an einem bestimmten Endpunkt angehalten werden kann.
- Die verschiedenen Materialien können aus einer Schicht aus Siliziumdioxid und einer Schicht aus Siliziumnitrid bestehen. Das Siliziumdioxid ist etwa 50 nm dick, und das Siliziumnitrid ist etwa 120 nm dick. Alternativ kann das dielektrische Material aus zwei Schichten aus Siliziumdioxid bestehen, von denen jede eine andere Dotierungskonzentration aufweist. In einem weiteren Ausführungsbeispiel ist das dielektrische Material ein Glas, das mit Bor und Phosphor(III) dotiert ist.
- Nach dem Aufbringen der Schichten 26 und 28 wird eine Photoresistschicht 30 aufgebracht und oberhalb des Verbindungsortes der Diffusionszone 18, wie in der Fig. 2B dargestellt, ausgebildet. Die CVD-Schicht 28 wird im Bereich des Photoresists 30 zurückgeätzt, um eine Säulengestalt zu bilden. Die obere Fläche der ausgebildeten Säule 32 liegt im wesentlichen auf dem gleichen Niveau oder der gleichen Höhe wie die obere Fläche der dielektrischen Schicht 26, wie in der Fig. 2C gezeigt. An diesem Punkt wird die Metallisierungsschicht M1 über die zwei dielektrischen Schichten 26 und 28, wie in der Fig. 2D gezeigt, abgelagert. Nach dem Ätzen der metallischen Schicht M1 werden dielektrische und reaktive Schichten 34 und 36 aufgebracht, und das Wafer wird einem Planierungsrückätzen unterworfen, wobei eine im wesentlichen glatte Oberfläche gebildet wird, die sich über die dielektrischen Schichten 34 und 36, wie in der Fig. 2E gezeigt, erstreckt. Danach werden die Verbindungen an den spezifizierten Orten in einer Linie mit der Feldoxidzone und der Diffusionszone geätzt, die unterhalb der Säule 32 liegt. Die Halbleiterstruktur wird danach konventionell unter anderem mit dem Aufbringen eines Überzugs, von Anschlüssen der elektrischen Leitungen und einer Unterbringung in einem Gehäuse weiterverarbeitet.
- Es ist ersichtlich, daß die Abstände d1 und d2 von der oberen Fläche der dielektrischen Schichten 34 und 36 zur Metallisierungsschicht M1 oberhalb der Feldoxidzone 16 und der Diffusionszone 18 im wesentlichen gleich sind. Deshalb dringen alle Ätzverbindungen zur Schicht M1 gleich tief in die Dicke des Dielektrikums ein. Als Ergebnis davon, wird die Überwachung kritischer Abmessungen mit einer Minimierung der Wahrscheinlichkeit eines Überätzens an einem Verbindungsort und eines Unterätzens an einem anderen Verbindungsort verwirklicht. Das Halbleiterverfahren, das hier offenbart worden ist, ermöglicht Verbindungen, die flacher sind und eine verbesserte Seitenwandstufenbedeckung der Metallisierungsschicht, insbesondere der zweiten Metallisierungsschicht, aufweisen. Aufgrund des Verfahrens zum Bilden von Verbindungen, das eine Säule für die Nivellierung der Metallisierungsschicht an den Orten der zu ätzenden Verbindungen verwendet, wird die Überwachung des Verfahrens wesentlich verbessert, woraus eine verbesserte Zuverlässigkeit und Ausbeute. Zusätzlich werden die Probleme offener Stromkreise wirksam reduziert. Beim Halbleiterverfahren dieser Erfindung wird die Standard-Halbleitertechnologie benutzt, und es sind keine neuen Materialien erforderlich.
Claims (6)
1. Verfahren zum Bilden von Verbindungen in einem auf einem
Siliziumwafer (10) gebildeten dielektrischen Material (34,
36) mit den Schritten:
- Bilden einer Feldoxidzone (16) auf einem Substrat;
- Bilden einer Diffusionszone (18), die an die Feldoxidzone
auf dem Substrat angrenzt, wobei die obere Fläche der
Feldoxidzone auf einer Höhe liegt, die von jener der oberen
Fläche der Diffusionszone verschieden ist;
- Aufbringen dielektrischen Materials (26, 28), das sich über
die Oxid- und Diffusionszone erstreckt;
- Formen einer Säule (32) aus einem Abschnitt des
dielektrischen Materials (26, 28) an einer ersten Verbindungsstelle
oberhalb der Diffusionszone (18), so daß die obere Fläche
der Säule im wesentlichen auf der gleichen Höhe wie die
obere Fläche des dielektrischen Materials an einer zweiten
Verbindungsstelle oberhalb der Feldoxidzone (16) liegt und
eine Schicht des dielektrischen Materials (26) über der
Feldoxid- und Diffusionszone verbleibt;
- Aufbringen einer Metallisierungsschicht (M1) über das
dielektrische Material, das die Säule enthält;
- Überziehen der Metallisierungsschicht mit einem planierten
Dielektrikum (34, 36); und
- Ätzen von Verbindungen in das planierte Dielektrikum (34,
36) an der ersten und der zweiten Stelle.
2. Verfahren nach Anspruch 1, bei dem das aufgebrachte
dielektrische Material getrennte Schichten aus verschiedenen
Materialien umfaßt.
3. Verfahren nach Anspruch 2, bei dem die verschiedenen
Materialien eine Schicht aus Siliziumdioxid und eine Schicht aus
Siliziumnitrid umfassen.
4. Verfahren nach Anspruch 3, bei dem das Siliziumdioxid etwa
50 nm dick ist und das Siliziuinnitrid etwa 120 nm dick ist.
5. Verfahren nach Anspruch 1, bei dem das dielektrische
Material zwei Schichten aus Siliziumdioxid umfaßt, wovon jede
eine andere Dotierung aufweist.
6. Verfahren nach Anspruch 1, bei dem das dielektrische
Material ein mit Bor und Phosphor dotiertes Glas ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/876,019 US4708770A (en) | 1986-06-19 | 1986-06-19 | Planarized process for forming vias in silicon wafers |
PCT/US1987/001404 WO1987007979A1 (en) | 1986-06-19 | 1987-06-11 | Planarized process for forming vias in silicon wafers |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3783608D1 DE3783608D1 (de) | 1993-02-25 |
DE3783608T2 true DE3783608T2 (de) | 1993-05-13 |
Family
ID=25366808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE8787904195T Expired - Fee Related DE3783608T2 (de) | 1986-06-19 | 1987-06-11 | Planarizierungsverfahren fuer die herstellung von kontaktloechern in siliziumkoerpern. |
Country Status (7)
Country | Link |
---|---|
US (1) | US4708770A (de) |
EP (1) | EP0311627B1 (de) |
JP (1) | JPH0775235B2 (de) |
KR (1) | KR960011933B1 (de) |
AU (1) | AU7583487A (de) |
DE (1) | DE3783608T2 (de) |
WO (1) | WO1987007979A1 (de) |
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- 1987-06-11 AU AU75834/87A patent/AU7583487A/en not_active Abandoned
- 1987-06-11 DE DE8787904195T patent/DE3783608T2/de not_active Expired - Fee Related
- 1987-06-11 JP JP62503865A patent/JPH0775235B2/ja not_active Expired - Lifetime
- 1987-06-11 WO PCT/US1987/001404 patent/WO1987007979A1/en active IP Right Grant
-
1988
- 1988-02-17 KR KR88700190A patent/KR960011933B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
JPH0775235B2 (ja) | 1995-08-09 |
DE3783608D1 (de) | 1993-02-25 |
KR960011933B1 (en) | 1996-09-04 |
US4708770A (en) | 1987-11-24 |
JPH01503021A (ja) | 1989-10-12 |
EP0311627B1 (de) | 1993-01-13 |
EP0311627A4 (de) | 1989-12-13 |
AU7583487A (en) | 1988-01-12 |
EP0311627A1 (de) | 1989-04-19 |
KR880701459A (ko) | 1988-07-27 |
WO1987007979A1 (en) | 1987-12-30 |
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