DE10230088A1 - Herstellungsverfahren für eine Halbleitervorrichtung und zum Ausbilden einer dielektrischen Zwischenschicht unter Verwendung eines hoch-dichten Plasmas - Google Patents

Herstellungsverfahren für eine Halbleitervorrichtung und zum Ausbilden einer dielektrischen Zwischenschicht unter Verwendung eines hoch-dichten Plasmas

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Abstract

Ein Verfahren zur Herstellung einer Halbleitervorrichtung und Ausbilden einer darin verwendeten Isolationsschicht enthält ein Ausbilden einer Isolationsschicht auf einem Halbleiterwafer und ein Ausbilden von Gates, die durch Lücken mit einem vorbestimmten Abstand getrennt sind, auf einem aktiven Bereich. Als nächstes wird eine erste dielektrische Zwischenschicht bis zu einer vorbestimmten Dicke auf dem Halbleiterwafer mit den Gates abgeschieden, so daß die Lücken zwischen den Gates nicht vollständig ausgefüllt sind. Anschließend wird ein Sputter-Ätzen auf einer gesamten Oberfläche der ersten dielektrischen Zwischenschicht durchgeführt. Danach wird die erste dielektrische Zwischenschicht durch ein isotropes Ätzen teilweise entfernt. Als nächstes wird eine zweite dielektrische Zwischenschicht auf der ersten dielektrischen Zwischenschicht abgeschieden, so daß Lücken zwischen den Gates vollständig aufgefüllt werden. Gemäß dem vorstehend erwähnten Verfahren kann eine Lücke zwischen Gate-Mustern ohne einem Hohlraum durch Durchführen eines Sputter-Ätzens auf dielektrischen Zwischenschichten, die auf den Gate-Mustern ausgebildet sind, vollständig aufgefüllt werden, wodurch die Zuverlässigkeit einer Halbleitervorrichtung verbessert wird.

Description

    QUERBEZÜGE ZU VERWANDTEN ANMELDUNGEN
  • Diese Anmeldung nimmt die Priorität der koreanischen Anmeldung Nr. 2001-40686, eingereicht am 7. Juli 2001, in Anspruch, deren gesamter Inhalt hierin durch Bezugnahme mit offenbart wird.
    • HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung und Ausbilden einer dielektrischen Zwischenschicht, und insbesondere ein Verfahren zum Ausbilden einer dielektrischen Zwischenschicht unter Verwendung eines hoch-dichten Plasmas.
  • Beschreibung des Standes der Technik
  • Da die Integrationsdichte von Halbleitervorrichtungen wächst, wird der Abstand zwischen den Vorrichtungen immer schmaler. Somit werden die kritischen Abmessungen des Gates eines MOS-Transistors, welches einer der Hauptbestandteile bei einer Halbleitervorrichtung ist, sehr klein. Folglich wird der Abstand zwischen den Gates sehr kurz. Da überdies selbst-ausgerichtete Kontakte in hochintegrierten Halbleitervorrichtungen, wie etwa DRAM-Zellen, hergestellt werden, kann zwar die Höhe eines Gates ausreichend vergrößert werden, jedoch wird die Tiefe einer Lücke zwischen den Gates verglichen mit der Breite des Gates vergleichsweise tief. In diesem Zusammenhang wurde darauf geachtet, die Lücken zwischen den Gates mit einer Isolationsschicht aufzufüllen.
  • Borophosphor-Silikat-Glas, welches eine hohe Fließfähigkeit bei einer hohen Temperatur aufweist, wird gewöhnlicherweise als eine dielektrische Zwischenschicht, die zwischen den Gates ausgebildet ist, verwendet, jedoch kann sie nicht während eines Herstellungsverfahrens für eine hochintegrierte Halbleitervorrichtung verwendet werden, in welcher hohe Verfahrenstemperaturen nicht verfügbar sind. Statt dessen ist eine aus einem hoch-dichten Plasma ausgebildete dielektrische Zwischenschicht bei der Herstellung einer Halbleitervorrichtung verwendet worden. Diese dielektrische Zwischenschicht wird durch Abscheiden einer Siliziumoxidschicht bis zu einer vorbestimmten Dichte durch eine chemische Dampfphasenabscheidung (CVD) unter Verwendung eines hoch-dichten Plasmas (high-density plasma HDP) erzielt, nachdem ein Gate ausgebildet worden ist, wobei die Siliziumoxidschicht durch ein Naßätzverfahren entfernt wird und schlußendlich eine Siliziumoxidschicht darauf durch eine chemische Dampfphasenabscheidung unter Verwendung eines hoch-dichten Plasmas ausgebildet wird.
  • Wenn jedoch die dielektrische Zwischenschicht wie oben beschrieben ausgebildet wird, können sich leicht Einschlüsse bzw. Hohlräume (voids) aufgrund von porösen Defekten zwischen den Gates ausbilden (siehe Fig. 11), welche eine physikalische Rißbildung um die Hohlräume herum während der darauffolgenden Verfahren zum Ausbilden von Schichten, wie beispielsweise einer Bitleitung, verursachen können, oder eine Verschlechterung der Eigenschaften der elektrischen Vorrichtung, beispielsweise ein Kurzschluß in einer Gate-Leitung, nach der Vollendung der Halbleitervorrichtung verursachen können.
  • KURZFASSUNG DER ERFINDUNG
  • Um das obige Problem zu lösen, ist es eine Aufgabe der vorliegenden Erfindung, Herstellungsverfahren für eine Halbleitervorrichtung und zum Ausbilden einer dielektrischen Zwischenschicht unter Verwendung eines hoch-dichten Plasmas zu schaffen, das einen Einschluß bzw. Hohlraum zwischen den Gates vermeidet, wenn eine dielektrische Zwischenschicht nach dem Ausbilden eines Gates ausgebildet wird.
  • Um diese Aufgabe zu lösen wird ein Herstellungsverfahren für eine Halbleitervorrichtung vorgesehen. Bei diesem Verfahren wird eine Isolationsschicht auf einem Halbleiterwafer ausgebildet und Gates werden getrennt durch eine Lücke mit einem vorbestimmten Abstand auf einem aktiven Bereich ausgebildet. Als nächstes wird eine erste dielektrische Zwischenschicht bis zu einer vorbestimmten Dicke auf dem Halbleiterwafer mit den Gates abgeschieden, so daß die Lücken zwischen den Gates nicht vollständig oder ausreichend aufgefüllt sind. Anschließend wird ein Sputter-Ätzen auf der gesamten Oberfläche der ersten dielektrischen Zwischenschicht durchgeführt, um eine vorbestimmte Dicke der ersten dielektrischen Zwischenschicht zu ätzen. Danach wird die erste dielektrische Zwischenschicht durch isotropisches Ätzen teilweise entfernt. Anschließend wird eine zweite dielektrische Zwischenschicht auf der ersten dielektrischen Zwischenschicht abgeschieden, so daß Lücken zwischen den Gates vollständig aufgefüllt sind.
  • Hierbei wird die Isolationsschicht, die auf einem Halbleiterwafer ausgebildet ist, durch ein Ausbilden einer dielektrischen Gate-Schicht auf dem aktiven Bereich des Halbleiterwafers ausgebildet, eine Gate-Leitungsschicht auf der dielektrischen Gate- Schicht ausgebildet, ein Gate-Muster durch Mustern der Gate-Leitungsschicht ausgebildet und eine dielektrische Spacer-Schicht entlang der Seitenwand des Gate-Musters ausgebildet. Wenn die Gate-Leitungsschicht ausgebildet wird, wird ebenso eine Isolationsschicht als ein Maskenlayer auf der Gate-Leitungsschicht ausgebildet, so daß ein selbst-ausgerichteter Kontakt nach der Ausbildung des Gate-Musters leicht hergestellt werden kann.
  • Die erste dielektrische Zwischenschicht wird vorzugsweise aus einer Siliziumoxidschicht ausgebildet, die eine ausgezeichnete Stufenabdeckung und eine schnelle Abscheidungsrate durch eine chemische Dampfphasenabscheidung unter Verwendung eines hoch-dichten Plasmas aufweist. Silan-Gas (SiH4) wird günstigerweise als Siliziumquellgas bei der Siliziumoxidschicht verwendet.
  • Nachdem die erste dielektrische Zwischenschicht vollständig ist, wird ein Sputter- Ätzen durchgeführt, um eine vorbestimmte Dicke der ersten dielektrischen Zwischenschicht in situ zu ätzen. Vorzugsweise wird zu diesem Zeitpunkt Heliumgas oder Sauerstoffgas als ein Atmosphärengas während des Sputter-Ätzens verwendet, so daß das Plasma leicht erzeugt werden kann und die Auffülleigenschaften und Partikeleigenschaften der Siliziumoxidschicht verbessert werden können.
  • Danach wird die auf dem Halbleiterwafer ausgebildete Siliziumoxidschicht teilweise durch ein Naßätzverfahren entfernt, so daß eine unregelmäßige Abscheidung während des Abscheidungsverfahrens unter Verwendung eines Plasmas entfernt wird und das Profil des Musters rund wird, um während eines darauffolgenden Verfahrens zur Abscheidung einer anderen Isolationsschicht darauf leichter aufgefüllt zu werden.
  • Anschließend wird eine zweite dielektrische Zwischenschicht abgeschieden, um die Lücke zwischen den Gate-Mustern vollständig aufzufüllen. Hierbei wird bevorzugt, daß die Siliziumoxidschicht als die zweite dielektrische Zwischenschicht verwendet wird und die Abscheidung durch eine chemische Dampfabscheidung bei einem hochdichten Plasma durchgeführt wird, so daß die Zeit, die für die Abscheidung notwendig ist, verringert wird.
  • Wie vorhergehend beschrieben, wird bei einem Verfahren zur Herstellung für eine Halbleitervorrichtung nach der Ausbildung der Gate-Muster eine dielektrische Zwischenschicht zum Ausbilden einer Siliziumoxidschicht unter Verwendung eines hochdichten Plasmas und anschließend durch Durchführen eines Sputter-Ätzens darauf unter Verwendung von He- oder O2-Gas in situ erzielt. Daher wird eine Lücke zwischen Gate- Mustern ohne einem Hohlraum aufgefüllt, wodurch die physikalische Zuverlässigkeit und die elektrische Stabilität einer Halbleitervorrichtung verbessert wird.
  • Um die obige Aufgabe zu Lösen, ist ein Verfahren zum Ausbilden einer dielektrischen Zwischenschicht unter Verwendung eines hoch-dichten Plasmas auf einem Halbleiterwafer vorgesehen, das eine Vorrichtung zum Herstellen einer Halbleitervorrichtung verwendet. Hierbei enthält die Vorrichtung zum Herstellen einer Halbleitervorrichtung einen Reaktor mit einem Waferhalter, auf welchem ein Halbleiterwafer plaziert wird, und eine Gaszuführvorrichtung zum Zuführen von Reaktionsgas zu dem Halbleiterwafer, und wird zum Erzeugen eines hoch-dichten Plasmas für eine chemische Dampfphasenabscheidung verwendet. Um eine dielektrische Zwischenschicht auszubilden wird der Halbleiterwafer mit einem vorbestimmten Muster in dem Reaktor plaziert. Anschließend wird ein Reaktionsgas dem Halbleiterwafer in dem Reaktor zugeführt, während der Reaktor unter einem niedrigen Druck gehalten wird. Als nächstes wird das Reaktionsgas zu einem Plasmazustand verändert und das plasmaartige Reaktionsgas wird in Kontakt mit der Oberfläche des Halbleiterwafers gebracht, so daß eine dielektrische Zwischenschicht ausgebildet wird. Danach wird ein atmosphärisches Gas in der Reaktionskammer vorgesehen und anschließend ein Sputter-Ätzen auf der dielektrischen Zwischenschicht durch Veränderung des atmosphärischen Gases in ein Plasma und einem Kollidierenlassen desselbigen gegen die Waferoberfläche durchgeführt.
  • Hierbei wird bevorzugt Silangas (SiH4) und Sauerstoffgas (O2) als Reaktionsgas verwendet und mehr Sauerstoffgas (O2) als Silangas (SiH4) zugeführt, um eine Siliziumoxidschicht stabil bzw. gleichmäßig auszubilden. Zu diesem Zeitpunkt wird Silangas (SiH4) mit einer Strömungsrate von 30 bis 300 sccm zugeführt. Um günstige Eigenschaften der Siliziumoxidschicht zu erzielen, ist es vorteilhaft, das Sauerstoffgas (O2) und Heliumgas (He) als Reaktionshilfsgase zugeführt werden. Ebenso werden zu diesem Zeitpunkt das Sauerstoffgas (O2) mit einer Strömungsrate von 50 bis 500 sccm zugeführt und das Heliumgas (He) mit einer Strömungsrate von 50 bis 1000 sccm zugeführt.
  • Während der Abscheidung der Siliziumoxidschicht können die in dem Reaktor zugeführten Gase durch Zuführen von Radiofrequenzleistung (RF), welche eine Hochfrequenz-Leistung im Bereich von 500 bis 1500 W ist, zu dem Reaktor in einem Plasmazustand gebracht werden. Ebenso wird eine Tieffrequenz-Leistung, welche eine Frequenz von 100 bis 1000 kHz aufweist, in einem Bereich von 2500 bis 3500 Watt auf den Reaktor zugeführt, so daß Bedingungen zum Erzeugen eines hoch-dichten Plasmas verstärkt werden.
  • Hierbei ist es vorteilhaft, daß die Hochfrequenz-Leistung dem Waferhalter zugeführt wird, und die Tieffrequenzleistung der oberen Wand des Reakors zugeführt wird, und der Niederfrequenz-Leistungspegel größer ist als der Hochfrequenz-Leistungspegel.
  • Während des Sputter-Ätzens werden entweder Sauerstoffgas (O2) oder Heliumgas (He) als das Umgebungsgas verwendet. Zu diesem Zeitpunkt wird das Sauerstoffgas (O2) mit eines Strömungsrate von 0 bis 500 sccm zugeführt und das Heliumgas (He) wird mit einer Strömungsrate von 0 bis 1000 sccm zugeführt. Ferner wird die Hochfrequenz-Leistung, welches die Radiofrequenzleistung ist, und die Tieffrequenz-Leistung, welches eine Leistung mit einer Frequenz von 100 bis 1000 kHz ist, dem Reaktor gleichzeitig zugeführt.
  • Ebenso wird die Hochfrequenz-Leistung auf den Waferhalter in dem Bereich von 500 bis 3000 W ausgeübt, und die Tieffrequenz-Leistung auf die obere Wand des Reaktors in dem Bereich von 3500 bis 5000 W ausgeübt. Zu diesem Zeitpunkt ist der Tieffrequenz-Leistungswert größer als der Hochfrequenz-Leistungswert.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die obige Aufgabe und Vorteile der vorliegenden Erfindung werden durch die Beschreibung detaillierter bevorzugter Ausführungsformen davon unter Bezugnahme auf die begleitende Zeichnung besser ersichtlich, in welcher:
  • Fig. 1 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 2, 3A und 3B, Fig. 4 bis 6 Querschnittsansichten eines Halbleiterwafers zur Erläuterung eines Herstellungsverfahrens für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigen;
  • Fig. 7A einen Überblick über eine Vorrichtung zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, welche zum Ausbilden einer dielektrischen Zwischenschicht unter Verwendung von hoch-dichten Plasma in der Lage ist;
  • Fig. 7B ein Flußdiagramm zum Erläutern eines Verfahrens zum Ausbilden einer dielektrischen Zwischenschicht gemäß einer Ausbildungsform der vorliegenden Erfindung zeigt;
  • Fig. 8 eine Tabelle, die Bedingungen unter welchen eine Oxidschicht abgeschieden wird und eine dielektrische Zwischenschicht sputter-geätzt wird gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 9 eine Fotografie eines Querschnitts, der in Fig. 3B gezeigten Halbleitervorrichtung zeigt, das durch ein Elektronenrastermikroskop (scanning electron microscope SEM) aufgenommen worden ist;
  • Fig. 10 eine Fotografie eines Querschnitts der in Fig. 4 gezeigten Halbleitervorrichtung zeigt, die durch ein SEM aufgenommen worden ist; und
  • Fig. 11 eine SEM-Fotografie eines Querschnitts einer Halbleitervorrichtung zeigt, die durch ein herkömmliches Verfahren hergestellt worden ist.
    • DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Die obige Aufgabe und Vorteile der vorliegenden Erfindung werden durch ein detailliertes Beschreiben bevorzugter Ausführungsformen davon unter Bezugnahme auf die beigefügte Zeichnung besser ersichtlich. Während die Erfindung genau gezeigt und mit Bezugnahme auf die bevorzugten Ausführungsformen davon beschrieben wird, ist die vorliegende Erfindung nicht auf die Ausführungsformen beschränkt. Die Ausführungsformen der vorliegenden Erfindung sind dazu vorgesehen, den Fachmann die vorliegende Erfindung vollständig zu vermitteln.
  • Fig. 1 zeigt einen Querschnitt einer Halbleitervorrichtung, die durch ein Herstellungsverfahren für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung hergestellt ist. Bei der in Fig. 1 gezeigten Halbleitervorrichtung sind in einem Halbleiterwafer 100, der aus einem Siliciumsubstrat hergestellt ist, Gräben mit jeweils einer vorbestimmten Tiefe ausgebildet. Jeder der Gräben ist mit einer Isolationsschicht aufgefüllt, wodurch eine Isolationsoxidschicht 101 zum Isolieren von Vorrichtungen voneinander ausgebildet worden ist. Source/Drain-Übergänge 103 sind in einem aktiven Bereich derart ausgebildet, daß sie voneinander durch einen vorbestimmten Abstand getrennt sind. Eine Vielzahl von Gates 120, die eine Leitungsschicht und eine ultradünne Gate-Isolationsschicht 110 enthalten, sind auf dem Halbleiterwafer 100 ausgebildet. Die Lücken zwischen den Gates 120 werden mit einer dielektrischen Zwischenschicht 130 aufgefüllt, die durch ein hoch-dichtes Plasma hergestellt ist. Eine Bitleitung 150 ist auf der dielektrischen Schicht 130 ausgebildet und eine zweite dielektrische Zwischenschicht 140 ist über der Bitleitung 150 ausgebildet. Obwohl dies nicht dargestellt ist, können während des darauffolgenden Verfahrens Elemente einschließlich eines Kondensators ausgebildet werden.
  • Fig. 2 bis 6 sind Querschnittsansichten einer Halbleitervorrichtung, die in Fig. 1 dargestellt ist, zum Erläutern eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Gemäß Fig. 2 wird die Isolationsoxidschicht 101 auf dem Halbleiterwafer 100 ausgebildet und die Gates 120 werden auf dem aktiven Bereich ausgebildet. Die Isolationsoxidschicht 101 wird durch ein Graben-Isolationsverfahren (trench isolation method) erzielt, d. h., durch Ausbilden von Gräben auf dem Halbleiterwafer 100 und anschließendem Auffüllen mit einer Siliziumoxidschicht als eine Isolationsschicht in dem Graben. Nachdem der Isolationsvorgang abgeschlossen ist, wird die ultradünne dielektrische Gate-Schicht 110 auf dem aktiven Bereich des Substrats ausgebildet, auf welchem ein Element nach dem Isolationsvorgang ausgebildet werden wird. Gate- Leitungsschichten 121 und 123 werden aufeinanderfolgend auf der dielektrischen Gateschicht 110 ausgebildet. Eine Maskenisolationsschicht 125, welche zum Ausbilden eines selbst-ausgerichteten Kontaktes während des darauffolgenden Verfahrens verwendet wird, wird als eine Maske auf den Gate-Leitungsschichten 121 und 123 ausgebildet. Als nächstes wird ein Gate-Muster auf den Gate-Leitungsschichten 121 und 123 durch allgemeine Photolitographie ausgebildet. Eine Isolationsschicht wird auf dem Gate-Muster durch eine CVD-Verfahren ausgebildet und ein Isolationsschicht-Spacer 127 wird entlang der Seitenwände des Gate-Musters durch anisotropes Ätzen unter Verwendung eines Trockenätzverfahrens ausgebildet. Im Ergebnis ist ein Gate damit abgeschlossen. Obwohl die offenbarte Ausführungsform eine Vielzahl von Gate-Leitungsschichten verwendet, d. h., die Gate-Leitungsschichten 121 und 123, ist es möglich, eine Gate-Leitungsschicht zu verwenden, die aus einem einzigen Leitungmaterial ausgebildet ist.
  • Gemäß Fig. 3A wird auf dem Halbleiterwafer 100 mit den Gates 120 eine erste Isolationszwischenschicht 131 abgeschieden. Die Isolationszwischenschicht 131 ist hauptsächlich eine Einzel-Schicht, kann jedoch abhängig von der Verfahrensgerätschaft durch ein Mehr-Schritt-Verfahren als eine Mehrlagen-Isolationsschicht ausgebildet sein. Es wird bevorzugt, daß die erste dielektrische Zwischenschicht 131 unter Verwendung einer Siliziumoxidschicht bis zu einer Dicke ausgebildet wird, welche geringer ist als die Hälfte eines Abstandes a zwischen den Gates 120, d. h., 0,5a. Die erzielte Siliziumoxidschicht wird durch CVD unter Verwendung von hoch-dichtem Plasma ausgebildet, in welchen Silangas (SiH4) als ein Siliziumquellgas verwendet wird und eine Kombination aus Sauerstoffgas (O2) und Heliumgas (He) als ein Sauerstoffquellgas verwendet wird. Ebenso wird für die Erzeugung des Plasmas eine elektrische Hochfrequenzleitung verwendet.
  • Gemäß Fig. 3B wird die durch das hoch-dichte Plasma-CVD erzielte Siliziumoxidschicht teilweise durch ein Sputter-Atzen entfernt, eine Art des Trockenätzverfahrens. Sauerstoffgas und Heliumgas, ohne Silangas (SiH4), welches in den zuvor erwähnten Verfahren zum Ausbilden der Siliziumoxidschicht mit einem hoch-dichten Plasma verwendet worden ist, werden gemischt und als ein atmosphärisches Gas verwendet. Hierbei hängt die Ätzgeschwindigkeit des Sputter-Ätzens davon ab, wie stark das plasmaartige atmosphärische Gas gegen den Halbleiterwafer 100 kollidiert und daher muß die zugeführte elektrische Leitung höher sein als beim CVD- Verfahren. Wie in Fig. 3B gezeigt weist folglich die dielektrische Zwischenschicht 131, die um das Gate 120 ausgebildet ist, eine Bergform auf. Das heißt, die Seitenwände der dielektrischen Zwischenschicht 131, welche zwischen dem Mittelteil des Gates 120 und einer Lücke zwischen den Gates 120 ausgebildet ist, weist eine beachtliche sanfte Neigung auf, wodurch ein eine negative Steigung verursachender Überhang, welcher leicht während eines Abscheidungsverfahrens auftreten kann, verhindert wird. Wenn eine zweite dielektrische Zwischenschicht 133 (siehe Fig. 5) in dem darauffolgenden Vorgang ausgebildet wird, kann folglich ein Hohlraum aufgrund eines Überhangs, der in dem Lückenbereich zwischen den Gates 120 auftritt, verhindert werden. Die Halbleitervorrichtung, die nach der Vollendung aller dieser Verfahren, die in den Fig. 1 bis 3B gezeigt sind, erzielt wird, weist einen Querschnitt auf, der in der Photographie in Fig. 9 gezeigt ist, die durch eine Elektronenrastermikroskop (scanning electronic microscope SEM) aufgenommen worden ist.
  • Gemäß Fig. 4 wird die dielektrische Zwischenschicht 131 durch ein Naßätzen isotrop geätzt, so daß die Siliziumoxidschicht des unregelmäßig geätzten Abschnitts, der während des zuvor erwähnten Sputter-Ätzens erzielt worden ist, entfernt wird und die Form der dielektrischen Zwischenschicht 131 wird glatt. Folglich ist die Form der dielektrischen Zwischenschicht, die die Bergform aufweist, vergleichsweise rund, was es leicht macht, eine Lücke zwischen den Gates 120 aufzufüllen, wenn die zweite dielektrischen Schicht 133 ausgebildet wird. Die Halbleitervorrichtung, die nach Vollendung all der in den Fig. 1 bis 4 gezeigten Verfahren erzielt wird, weist einen Querschnitt auf, der in der Fotografie in Fig. 10 gezeigt wird, die durch das SEM aufgenommen worden ist.
  • Gemäß Fig. 5 wird die zweite dielektrische Zwischenschicht 133 auf dem Halb- leiterwafer 100 durch CVD unter Verwendung eines hoch-dichten Plasmas ausgebildet. Eine Siliziumoxidschicht wird als die zweite dielektrische Zwischenschicht 133 verwendet und Silangas (SiH4) und Sauerstoffgas (O2) werden als Quellgase wie bei der ersten dielektrischen Zwischenschicht 131 verwendet. Ebenso wird Helium (He) als ein Trägergas verwendet. Wie in Fig. 5 gezeigt, werden die Lücken zwischen den Gates 120 ohne Hohlräume aufgefüllt, und eine dielektrische Zwischenschicht 130, die aus den ersten und zweiten dielektrischen Zwischenschichten 131 und 133 besteht, wird vervollständigt.
  • Gemäß Fig. 6 wird die dielektrische Zwischenschicht 130 durch chemisch mechanisches Polieren (CMP) planarisiert, um eine auf der zweiten dielektrischen Zwischenschicht 133 ausgebildete Krümmung und Wölbung, welche während eines allgemeinen Herstellungsverfahrens einer Halbleitervorrichtung hergestellt worden sind, zu entfernen. Als nächstes wird im Fall der Herstellung des dynamischen Schreib-Lese-Speichers (DRAM), wie sich bei einer bevorzugten Ausführungsform der vorliegenden Erfindung stattfindet, eine Bitleitung durch darauffolgende Verfahren, die zum Ausbilden der in Fig. 1 gezeigten Bitleitung 150 verwendet werden, ausgebildet. Anschließend wird die Herstellung einer Halbleitervorrichtung durch Durchführen darauffolgender Verfahren, die von den Eigenschaften eines Produkts abhängen, abgeschlossen.
  • Fig. 7A zeigt ein schematisches Diagramm einer Vorrichtung zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung, in welcher eine dielektrische Zwischenschicht durch CVD unter Verwendung von hochdichten Plasma ausgebildet wird. Fig. 7B zeigt ein Flußablaufdiagramm zum Erläutern eines Verfahrens zum Ausbilden einer ersten dielektrischen Zwischenschicht gemäß einer Ausführungsform der vorliegenden Erfindung mit hoch-dichten Plasma-CVD.
  • Fig. 8 zeigt eine Tabelle, die die Verfahrensbedingungen, unter welchen die Siliziumoxidschicht (1. Schritt) ausgebildet wird und das Sputter-Atzen (2. Schritt) durchgeführt wird, zusammenfaßt, welche für das Verfahren zum Ausbilden der ersten dielektrischen Zwischenschicht mit einer hoch-dichten Plasma-CVD, wie es in Fig. 7B gezeigt ist, vorgeschlagen werden. Unter Bezugnahme auf Fig. 8 wird ein Reaktionsgas, eine Strömungsrate des Reaktionsgases und eine Hochfrequenzleistung, die auf den Reaktor ausgeübt wird, beispielsweise eine Radiofrequenzleistung, beschrieben, welche als am wichtigsten für die Durchführung der vorhergehend dargestellten Verfahren betrachtet werden.
  • Gemäß Fig. 7A enthält eine Vorrichtung zum Herstellen einer Halbleitervorrichtung unter Verwendung eines hoch-dichten Plasmas einen Reaktor 10 mit einem Waferhalter 71, auf welchem der Halbleiterwafer 100 plaziert wird, eine Gaszuführvorrichtung 73, beispielsweise eine Einspritzdüse oder einen "Duschkopf", der an den Seiten des Reaktors 10 dem Waferhalter 71 gegenüberliegend installiert ist, und einen Wechselstrom-Frequenzleistungsgenerator 20 zum Zuführen einer Wechselstrom-Frequenzleistung zu dem Reaktor 10. Hierbei enthält der Wechselstrom-Frequenzleistungsgenerator 20 eine Vielzahl von Freuquenzgeneratoren, die eine Vielzahl von Frequenzen erzeugen. Einer ist ein Hochfrequenzgenerator und der andere ist ein Tieffrequenzgenerator. Der Hochfrequenzgenerator ist ein RF-(Radiofrequenz)- Generator zum Erzeugen von Radiowellen.
  • Eine Gaszufuhreinheit 30 zum Zuführen von Reaktionsgas und atmosphärischem Gas wird an der Außenseite des Reaktors 10 angebracht, und eine Vakuumeinheit 40, die eine Vakuumpumpe aufweist, welche mit der einen Seite des Reaktors verbunden ist, hält den Druck in dem Reaktor 10 unter 1 atm.
  • Fig. 7B zeigt ein Flußablaufdiagramm, das ein Verfahren zum Ausbilden einer Isolationsschicht in der Vorrichtung zum Herstellen der Halbleitervorrichtung unter Verwendung eines hoch-dichten Plasmas wie bei einer bevorzugten Ausführungsform der vorliegenden Erfindung erläutert. Gemäß Fig. 7B ist das Verfahren zum Ausbilden einer Isolationsschicht in drei Hauptschritte unterteilt: (i) Plazieren des Halbleiterwafers 100 (siehe Fig. 7A) mit einem vorbestimmten Muster in dem Reaktor 10 (siehe Fig. 7A) (Schritt 1); (ii) Erzeugen eines hoch-dichten Plasmas, um eine Isolationsschicht auf dem Halbleiterwafer 100 auszubilden (Schritt 2) und (iii) teilweises Entfernen der Isolationsschicht durch ein Sputter-Ätzen (Schritt 3).
  • Bei Schritt 1, bei welchem der Halbleiterwafer 100 vorbereitet wird, wird der Halbleiterwafer 100 mit einem vorbestimmten Muster, beispielsweise einem Gate- Muster, in dem Reaktor 10 der Vorrichtung zur Herstellung eines Halbleiters plaziert. Anschließend werden die Umgebungsbedingungen in dem Reaktor 10, beispielsweise der Druck, die Temperatur und das Reaktionsgas, derart gesteuert, es für das Verfahren notwendig ist. Das heißt, der Reaktor 10 (siehe Fig. 7A) wird auf einem tiefen Druck und einem normalen Druck (oder hohen Druck, falls erforderlich) gehalten, und ein Inertgas wie beispielsweise N2 oder Ar wird als eine atmosphärisches Gas verwendet, um den Druck und die Temperatur in dem Reaktor 10 regulär aufrechtzuerhalten.
  • Bei Schritt 2, in welchem eine Isolationsschicht unter Verwendung eines hochdichten Plasmas ausgebildet wird, wird eine vorbestimmte Menge des Reaktionsgases, das während eines Abscheidungsverfahrens erforderlich ist, zu dem Reaktor 10 zugeführt. Hierbei enthalten die Reaktionsgase Silangas (SiH4) und Sauerstoffgas (O2) als Quellgase für eine Siliziumoxid-(SiO2)-Schicht, und eine Inertgas, wie beispielsweise Heliumgas (He) als ein Hilfsgas, das das Silangas (SiH4) und das Sauerstoffgas (O2) in dem Reaktor 10 trägt und die Erzeugung von Plasma verstärkt. Bei der Zuführung des Reaktionsgases wird eine vorbestimmte elektrische Hochfrequenzleistung zu dem Reaktor 10 zugeführt. Folglich werden die Reaktionsgase in Plasma verwandelt, daß elektrische Ladungen durch eine globale Entladung in dem Reaktor 10 enthält, wodurch ein Plasmabereich über dem Halbleiterwafer 100 ausgebildet wird. Anschließend werden die plasmaartigen Reaktionsgase zu dem Halbleiterwafer 100 gebracht und anschließend wird eine Siliziumoxidschicht (SiO2) auf der Oberfläche des Halbleiterwafers 100 durch die gegenseitige chemische Reaktion (Si + O + O) zwischen dem Plasma abgeschieden. Wenn eine Oxidschicht durch ein CVD-Verfahren mit hochdichtem Plasma wie zuvor beschrieben ausgebildet wird, ist es möglich, eine hohe Abscheidungsrate und eine ausgezeichnete Stufenabdeckung zu erzielen. Jedoch kann ein Überhang in einem Muster mit einer vorbestimmten Phasendifferenz auftreten, da eine Oxidschicht schnell um den Eingang einer Lücke des Musters herum abgeschieden wird. Dementsprechend muß die Dicke der abgeschiedenen Oxidschicht weniger als die Hälfte des Abstands zwischen den Lücken betragen, so daß die Lücken nicht vollständig aufgefüllt werden.
  • Nachdem die Isolationsschicht auf dem Halbleiterwafer 100 ausgebildet worden ist, wird bei Schritt 3 die Isolationsschicht (Siliziumoxidschicht), welche leicht auf dem Eingang einer Lücke zwischen dem Mustern ausgebildet worden ist, durch ein Sputter- Ätzen entfernt. Das Sputter-Ätzen wird in einem anderen Reaktor oder in situ, d. h. in dem Reaktor 10 durchgeführt, in welchem lediglich die zugeführten Reaktionsgase und die Verfahrensbedingungen verändert werden. Hierbei werden ein Reaktionsgas, das zum Erzeugen eines Plasmas zum Sputtern, d. h. Sauerstoffgas (O2) und Heliumgas (He) gemischt, und dem Reaktor 10 oder einem anderen Reaktor zugeführt. Während das Gas zum Sputtern zugeführt wird, wird eine elektrische Tieffrequenzleistung zusammen mit der elektrischen Hochfrequenzleistung dem Reaktor zugeführt, wodurch sich eine globale Entladung darin ausbildet. Anschließend wird das Sauerstoffgas (O2) und das Heliumgas (He), die zum Sputtern benötigt werden, aktiviert und in einen Plasmazustand umgewandelt, der eine elektrische Ladung aufgrund der globalen Entladung enthält, wodurch ein Plasmabereich auf der oberen Seite des Halbleiterwafers 100 ausgebildet wird. Das plasmaartige Sputter-Gas wird in Richtung des Halbleiterwafers 100 beschleunigt, um eine Ionenbombardierung zu bewirken, d. h. es kollidiert gegen die Siliziumoxidschicht. Hierbei werden Moleküle aus oxidiertem Silizium (SiO2), die die Siliziumoxidschicht bilden, in Siliziumatome (Si) und Sauerstoff (O) aufgespalten und von dem Halbleiterwafer 100 separiert oder durch Aufnehmen eines Elektrons ionisiert, wodurch ein Sputter-Ätzen durchgeführt wird. Während des Sputter-Ätzens wird ein Objekt sehr wahrscheinlich anisotrop geätzt und dadurch kann ein Abschnitt, welcher rechtwinklig zu der Ionenrichtung ist schnell geätzt werden und ferner eine Siliziumoxidschicht, welche ungleichmäßig an den Ecken eines Einlasses einer Lücke zwischen den Mustern abgeschieden worden ist, vergleichsweise stark geätzt werden. Ebenso können die aufgrund des Ionenbombardements separierten Siliziumatome mit dem plasmaartigen Sauerstoffatomen rekombinieren und sich anschließend in den Lücken zwischen den Gate-Mustern auf den Halbleiterwafer absetzen, was als "Redeposition" bezeichnet wird.
  • Nach dem Sputter-Ätzen wird die dielektrische Zwischenschicht 131 geätzt, um um das Gate-Muster herum bergförmig zu sein, wie in Fig. 3D und der Fotografie in Fig. 9 gezeigt. Falls eine erste Zwischenisolationsschicht auf diese Weise geätzt wird, kann ein Überhang, der auftreten kann, wenn eine Abscheidung mit einem Ansteigen von Siliziumgas in einen Einlaß in einer Lücke beschleunigt wird, verhindert werden, wenn eine zweite Isolationszwischenschicht (d. h., im allgemeinen eine Siliziumoxidschicht, die durch ein hoch-dichtes Plasma-CVD ausgebildet worden ist) zusätzlich abgeschieden wird um eine Lücke zwischen den Mustern aufzufüllen. Folglich ist es möglich einen Hohlraumdefekt zu verhindern, wenn eine Lücke mit der zweiten Isolationszwischenschicht aufgefüllt wird.
  • Gemäß Fig. 8 wird Silangas (SiH4), Sauerstoffgas (O2) und Heliumgas (He) als Reaktionsgase während eines Verfahrens zum Ausbilden einer Siliziumoxidschicht verwendet, und Sauerstoffgas (O2) und Heliumgas (He) werden ebenso während eines Sputter-Ätzens verwendet. Obwohl hierbei Heliumgas nicht direkt bei einer Abscheidungsreaktion oder einer Ätzreaktion notwendig ist, dient es als Trägergas, d. h., es liefert andere Gase wie etwa Silangas (SiH4) und/oder Sauerstoffgas (O2) in den Reaktor und spielt weiter eine entscheidenden Rolle als Mediator beim Bilden von hoch-dichten Plasma. Das heißt, wenn eine globale Entladung auftritt, verändert sich Helium (He) zu Plasma und bewegt sich in einem Reaktor, während es Elektronen mit benachbarten Reaktionsgasen austauscht, wodurch die Stärke des Ionenbombardements sich vergrößert. Wenn daher eine Siliziumoxidschicht ausgebildet wird, wird ein hoch-dichtes Plasma durch Verändern von Silangas (SiH4) und Sauerstoffgas (O2) in einem Plasmazustand erzielt, so daß eine Hochgeschwindigkeitsabscheidung realisiert wird. Aus diesem Grund ist es sehr wichtig, die Menge des Reaktionsgases sorgfältig zu steuern, da die Abscheidungsgeschwindigkeit sehr empfindlich auf die Menge des zugeführten Reaktionsgases reagiert.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung liegt die Strömungsrate Silan gas (SiH4) in dem Bereich von 30 bis 2000 sccm und die Strömungsrate von Sauerstoffgas (O2) in dem Bereich von 50 bis 500 sccm. Die Menge an Sauerstoffgas (O2) muß größer sein als die von Silangas (SiH4). Ferner muß Heliumgas (He), welches als das Trägergas dient, mit einer Strömungsrate von 50 bis 1000 sccm in ausreichender Menge zugeführt werden, um die Reaktionsgase, d. h. Silangas (54) und Sauerstoffgas (O2), in einen Reaktor zu tragen.
  • Leistung mit einer vorbestimmten Frequenz, beispielsweise Radiofrequenzleistung, muß dem Reaktor 10 zugeführt werden (siehe Fig. 7A), so daß die oben erwähnten Reaktionsgase zu einem Plasma geändert werden können. Insbesondere muß eine Hochfrequenzleistung (HF-Leistung) zu dem Waferhalter 71 (siehe Fig. 7A) zum Halten des Halbleiterwafers 100 zugeführt werden und eine Tieffrequenzleistung (LF-Leistung) wird zu der oberen Wand 10a (siehe Fig. 7A) des Reaktors 10 (siehe Fig. 7A) zugeführt, die dem Halbleiterwafer 100 gegenüberliegt. Genauer gesagt wird eine RF-Leistung mit einer Frequenz von 13,569 + MHz dem Waferhalter 71 zugeführt und eine Tieffrequenzleistung mit 100 KHz bis 1000 KHz wird der oberen Wand 10a des Reaktors 10, die dem Waferhalter 71 gegenüberliegt, zugeführt. Jedoch in Hinsicht auf die Intensität der elektrischen Leitung, beträgt die zu der oberen Wand des Reaktors 10 zugeführte LF-Leistung 2500 bis 3500 W, und die HF-Leistung, die zu dem Waferhalter 71 zugeführt wird, 500 bis 1500 W. Das heißt, der LF-Leistungpegel ist größer als der HF-Leistungspegel.
  • Bei dem Sputter-Ätzen in einer Ausführungform der vorliegenden Erfindung verändert sich Heliumgas (He) zu Plasma, während es eine kleine Menge von Sauerstoffgas (O2) in den Reaktor 10 trägt, so daß das Sauerstoffgas (O2) zu Plasma verändert wird, wodurch hoch-dichte ionisierte Partikel erzeugt werden. Die erzeugten hoch-dichten ionisierten Partikel werden durch ein Gleichstromspannungsgefälle auf dem Halbleiterwafer 100, das in einem Plasmabereich erzeugt wird, beschleunigt und kollidieren gegen eine Siliziumoxidschicht, die auf dem Halbleiterwafer 100 ausgebildet ist, wodurch ein beachtlich schnelles Sputter-Ätzen realisiert wird. Sauerstoffgas (O2) mit einer Strömungsrate von 0 bis 500 sccm und Heliumgas (He) mit einer Strömungsrate von 0 bis 1000 sccm wird als Sputter-Gas zugeführt. Die Menge an zugeführtem Heliumgas (He) wird abhängig von der Menge an zugeführtem Sauerstoffgas (O2) verändert. Während des Sputter-Ätzens kann hierbei Sauerstoffgas (O2) und Heliumgas (He) separat verwendet werden oder miteinander vermischt werden und als Sputter-Gas verwendet werden. Es wird jedoch bevorzugt, das Sauerstoffgas (O2) und Heliumgas (He) bei einer geeigneten Rate vermischt und verwendet werden, da Blasen und Partikel, die erzeugt werden, wenn eine Siliziumoxidschicht ausgebildet wird, durch die Verwendung von Sauerstoffgas (O2) bzw. die Verwendung von Heliumgas (He) unterdrückt werden kann. Für den Fall, daß das Sputter-Ätzen lediglich mit Heliumgas (He) durchgeführt wird, findet keine Redeposition einer Siliziumoxidschicht aufgrund der Rekombination von Sauerstoffatomen und Siliziumatomen während des Sputter-Ätzens statt, d. h. nur wenn das Sputter-Ätzen durchgeführt wird. Da die Ätzgeschwindigkeit von der Kollisionsfrequenz der Ionenpartikel während des Sputter-Ätzens abhängt, muß mehr HF-Leistung und LF-Leistung aufgewendet werden, als wenn eine Siliziumoxidschicht ausgebildet wird. Beispielsweise beträgt die LF-Leistung 3500 bis 5000 W und die HF- Leistung 2000 bis 3000 W.
  • Wie vorhergehend beschrieben wird bei dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung eine Isolationsschicht unter Verwendung einer CVD-Abscheidung mit hoch-dichtem Plasma ausgebildet und eine Sputter-Ätzen wird anschließend darauf in situ durchgeführt, wenn eine Lücke zwischen den Gate-Mustern auf dem Halbleiterwafer 100 mit einer Isolationszwischenschicht aufgefüllt wird. Daher werden die Lücken zwischen den Gate-Mustern ohne Hohlräume aufgefüllt, wodurch eine Verfahrensstabilität sichergestellt ist.
  • Ferner kann die physikalische und elektrische Zuverlässigkeit einer Halbleitervorrichtung stark verbessert, werden, da keine Hohlraumdefekte darin ausgebildet werden, insbesondere zwischen den Gate-Mustern, welche wichtige Bestandteile eines MOS- Transistors sind.
  • Obwohl bei der Ausführungsform der vorliegenden Erfindung eine Siliziumoxidschicht als eine Isolationsschicht zum Auffüllen der Lücken zwischen den Gate-Mustern verwendet worden ist, können andere Schichten, wie beispielsweise eine Siliziumnitridschicht oder eine Siliziumoxinitridschicht verwendet werden. Für diesen Fall muß ein chemisches Ätzmittel wie beispielsweise Phosphorsäure (H3PO4) zum Ätzen der Siliziumnitridschicht verwendet werden.
  • Ebenso ist die Isolationsschicht, die durch das Verfahren zum Ausbilden einer Isolationsschicht durch eine CVD-Abscheidung mit einem hoch-dichten Plasma gemäß einer Ausführungsform der vorliegenden Erfindung erzielt worden ist, als eine Isolationsschicht zum Auffüllen der Lücke in andern Mustern, wie beispielsweise einem Gate-Muster, verfügbar, in welchem Lücken mit einem vorbestimmten Intervall ausgebildet sind, beispielsweise ein Bitleitungsmuster oder ein Metallverbindungsmuster.
  • Ebenso können bei dem Verfahren zum Erzeugen von hoch-dichtem Plasma gemäß einer Ausführungsform der vorliegenden Erfindung eine Helikon-Quelle oder eine Elektron-Zyklotron-Resonanz, ebenso wie Radiofrequenzwellen verwendet werden.
  • Bei dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung wird nach der Vollendung eines Gate- Musters eine vorbestimmte Dicke der dielektrischen Zwischenschicht durch ein Sputter- Ätzen, das eine Art des Trockenätzens ist, geätzt und Lücken zwischen den Mustern werden mit einer dielektrischen Zwischenschicht unter Verwendung einer CVD-Abscheidung mit hoch-dichtem Plasma aufgefüllt, wodurch die Lücken zwischen den Mustern ohne Hohlraumdefekte leicht aufgefüllt werden.
  • Bei dem Verfahren zum Ausbilden einer Isolationsschicht unter Verwendung von CVD mit hoch-dichtem Plasma gemäß der vorliegenden Erfindung werden keine Hohlräume in einer dielektrischen Zwischenschicht, die zwischen dem Gate einer Halbleitervorrichtung ausgebildet ist, ausgebildet und daher können gravierende Defekte wie beispielsweise Risse kaum auftreten, wodurch eine Halbleitervorrichtung erzeugt wird, die eine verbesserte physikalische und elektrische Zuverlässigkeit aufweist.

Claims (36)

1. Verfahren zum Herstellen einer Halbleitervorrichtung, das folgende Schritte aufweist:
a) Ausbilden einer Isolationsschicht auf einem Halbleiterwafer und Ausbilden von Gates, die durch Lücken mit einem vorbestimmten Abstand getrennt sind, auf einem aktiven Bereich;
b) Abscheiden einer ersten dielektrischen Zwischenschicht, die eine vorbestimmte Dicke aufweist, auf dem Halbleiterwafer mit den Gates, so daß die Lücken zwischen den Gates nicht vollständig aufgefüllt sind;
c) Durchführen eines Sputter-Ätzens auf einer gesamten Oberfläche der ersten dielektrischen Zwischenschicht;
d) teilweises Entfernen der ersten dielektrischen Zwischenschicht durch isotropes Ätzen; und
e) Abscheiden einer zweiten dielektrischen Zwischenschicht auf der ersten dielektrischen Zwischenschicht, so daß die Lücken zwischen den Gates vollständig aufgefüllt sind.
2. Verfahren nach Anspruch 1, wobei der Schritt (a) folgende Schritte aufweist:
Ausbilden einer Gate-Dielektrikumsschicht auf dem aktiven Bereich des Halbleiterwafers;
Ausbilden einer Gate-Leitungsschicht auf der Gate-Dielektrikumsschicht;
Ausbilden eines Gate-Musters durch Mustern der Gate-Leitungsschicht; und
Ausbilden einer Spacer-Dielektrikumsschicht entlang einer Seitenwand des Gate- Musters.
3. Verfahren nach Anspruch 2, wobei der Schritt eines Ausbildens der Gate- Leitungsschicht ferner einen Schritt eines Ausbildens einer Isolationsschicht als ein Maskenlayer auf der Gate-Isolationsschicht aufweist.
4. Verfahren nach Anspruch 1, wobei die erste dielektrische Schicht, die während des Schritts (b) ausgebildet worden ist, durch eine chemische Dampfphasenabscheidung unter Verwendung des hoch-dichten Plasmas ausgebildet wird.
5. Verfahren nach Anspruch 4, wobei die erste dielektrische Zwischenschicht eine Siliziumoxidschicht aufweist.
6. Verfahren nach Anspruch 5, wobei die Siliziumoxidschicht Silangas (SiH4) als ein Siliziumquellgas aufweist.
7. Verfahren nach Anspruch 1, wobei der Schritt (c) in situ in dem gleichen Reaktor mit einem Ausbilden der ersten dielektrischen Zwischenschicht durchgeführt wird.
8. Verfahren nach Anspruch 7, wobei Heliumgas und/oder Sauerstoffgas als ein atmosphärisches Gas während des Sputter-Ätzens verwendet wird.
9. Verfahren nach Anspruch 1, wobei der Schritt (d) durch ein Naßätzen durchgeführt wird.
10. Verfahren nach Anspruch 1, wobei eine Siliziumoxidschicht als die zweite dielektrische Zwischenschicht bei dem Schritt (e) verwendet wird.
11. Verfahren nach Anspruch 10, wobei die Siliziumoxidschicht durch eine chemische Dampfphasenabscheidung unter Verwendung eines hoch-dichten Plasmas abgeschieden wird.
12. Verfahren zum Ausbilden einer dielektrischen Zwischenschicht durch ein hochdichtes Plasma, das eine Vorrichtung zum Herstellen einer Halbleitervorrichtung verwendet, welche einen Reaktor enthält, der einen Waferhalter aufweist, auf welchen ein Halbleiterwafer plaziert wird, und eine Gaszuführvorrichtung zum Zuführen eines Reaktionsgases zu dem Halbleiterwafer aufweist, und welche zum Erzeugen eines hoch-dichten Plasmas für eine chemische Dampfphasenabscheidung verwendet wird, wobei das Verfahren folgende Schritte aufweist:
a) Platzieren des Halbleiterwafers, der ein vorbestimmtes Muster aufweist, in dem Reaktor;
b) Zuführen von Reaktionsgas zu dem Halbleiterwafer in dem Reaktor, während der Reaktor auf einem tiefen Druck gehalten wird;
c) Verändern des Reaktionsgases zu einem Plasmazustand und in Kontakt bringen des plasmaartigen Reaktionsgases mit einer Oberfläche des Halbleiterwafers, so daß eine dielektrische Zwischenschicht ausgebildet wird;
d) Vorsehen eines atmosphärischen Gases in dem Reaktor; und
e) Durchführen eines Sputter-Ätzens auf der dielektrischen Zwischenschicht durch ein Verändern des atmosphärischen Gases zu einem Plasma und einem Kollidieren des Plasmas gegen die Waferoberfläche.
13. Verfahren nach Anspruch 12, wobei das Reaktionsgas Silangas (SiH4) und Sauerstoffgas (O2) aufweist.
14. Verfahren nach Anspruch 13, wobei mehr Sauerstoffgas (OZ) als Silangas (SiH4) zugeführt wird.
15. Verfahren nach Anspruch 13, wobei das Silangas (SiH4) mit einer Strömungsrate von 30 bis 300 sccm zugeführt wird.
16. Verfahren nach Anspruch 13, wobei das Reaktionsgas ferner Sauerstoffgas (O2) und Heliumgas (He) als Reaktionshilfsgas aufweist.
17. Verfahren nach Anspruch 13, wobei das Sauerstoffgas (O2) bei einer Strömungsrate von 50 bis 500 sccm zugeführt wird.
18. Verfahren nach Anspruch 13, wobei das Heliumgas (He) bei einer Strömungsrate von 50 bis 1000 sccm zugeführt wird.
19. Verfahren nach Anspruch 12, wobei der Schritt (c) ferner ein Zuführen einer Hochfrequenzleistung zu dem Reaktor aufweist.
20. Verfahren nach Anspruch 19, wobei ferner eine Tieffrequenzleistung dem Reaktor zugeführt wird.
21. Verfahren nach Anspruch 20, wobei die Hochfrequenzleistung größer als die Tieffrequenzleistung ist.
22. Verfahren nach Anspruch 19, wobei die Hochfrequenzleistung eine Radiofrequenzleistung ist.
23. Verfahren nach Anspruch 21, wobei die Hochfrequenzleistung dem Waferhalter zugeführt wird und die Tieffrequenzleistung der oberen Wand des Reaktors zugeführt wird.
24. Verfahren nach Anspruch 23, wobei die Tieffrequenzleistung in einem Bereich von 2500 bis 3500 W liegt.
25. Verfahren nach Anspruch 23, wobei die Hochfrequenzleistung in dem Bereich von 500 bis 1500 W liegt.
26. Verfahren nach Anspruch 12, wobei die dielektrische Zwischenschicht eine Siliziumoxidschicht (SiO2) aufweist.
27. Verfahren nach Anspruch 12, wobei das atmosphärische Gas für das Sputter- Ätzen bei dem Schritt (e) zumindest Sauerstoffgas (O2) oder Heliumgas (He) aufweist.
28. Verfahren nach Anspruch 27, wobei das Sauerstoffgas (02) bei einer Strömungsrate von 0 bis 500 sccm zugeführt wird.
29. Verfahren nach Anspruch 27, wobei das Heliumgas (He) bei einer Strömungsrate von 0 bis 1000 sccm zugeführt wird.
30. Verfahren nach Anspruch 12, wobei der Schritt (e) ferner einen Schritt eines gleichzeitigen Zuführens von Hochfrequenzleistung und Tieffrequenzleistung zu dem Reaktor aufweist.
31. Verfahren nach Anspruch 30, wobei die Hochfrequenzleistung eine Radiofrequenzleistung aufweist.
32. Verfahren nach Anspruch 30, wobei die Frequenz der Tieffrequenzleistung in einem Bereich von 100 bis 1000 kHz liegt.
33. Verfahren nach Anspruch 30, wobei die Hochfrequenzleistung dem Waferhalter zugeführt wird und die Tieffrequenzleistung der oberen Wand des Reaktors zugeführt wird.
34. Verfahren nach Anspruch 33, wobei die Tieffrequenzleistung größer als die Hochfrequenzleistung ist.
35. Verfahren nach Anspruch 33, wobei die Tieffrequenzleistung in einem Bereich von 3500 bis 5000 W liegt.
36. Verfahren nach Anspruch 33, wobei die Hochfrequenzleistung in einem Bereich von 500 bis 3000 W liegt.
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Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4149644B2 (ja) * 2000-08-11 2008-09-10 株式会社東芝 不揮発性半導体記憶装置
US6602381B1 (en) 2001-04-30 2003-08-05 Lam Research Corporation Plasma confinement by use of preferred RF return path
KR20030058015A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 고밀도 플라즈마 산화막 형성방법
US7456116B2 (en) * 2002-09-19 2008-11-25 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
US6905940B2 (en) * 2002-09-19 2005-06-14 Applied Materials, Inc. Method using TEOS ramp-up during TEOS/ozone CVD for improved gap-fill
US7431967B2 (en) 2002-09-19 2008-10-07 Applied Materials, Inc. Limited thermal budget formation of PMD layers
US7141483B2 (en) 2002-09-19 2006-11-28 Applied Materials, Inc. Nitrous oxide anneal of TEOS/ozone CVD for improved gapfill
JP2004214610A (ja) * 2002-12-20 2004-07-29 Renesas Technology Corp 半導体装置の製造方法
KR100538882B1 (ko) 2003-06-30 2005-12-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7064032B2 (en) * 2003-07-25 2006-06-20 Macronix International Co., Ltd. Method for forming non-volatile memory cell with low-temperature-formed dielectric between word and bit lines, and non-volatile memory array including such memory cells
US7397073B2 (en) * 2004-11-22 2008-07-08 International Business Machines Corporation Barrier dielectric stack for seam protection
US7632375B2 (en) * 2004-12-30 2009-12-15 Lam Research Corporation Electrically enhancing the confinement of plasma
JP2006310454A (ja) * 2005-04-27 2006-11-09 Toshiba Corp 半導体装置およびその製造方法
US7329586B2 (en) * 2005-06-24 2008-02-12 Applied Materials, Inc. Gapfill using deposition-etch sequence
KR100650264B1 (ko) * 2005-12-28 2006-11-27 동부일렉트로닉스 주식회사 반도체소자의 금속절연막 형성방법
KR100688023B1 (ko) * 2005-12-28 2007-02-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100769127B1 (ko) * 2005-12-29 2007-10-22 동부일렉트로닉스 주식회사 반도체 소자의 격리막 형성방법
JP4795817B2 (ja) * 2006-03-02 2011-10-19 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100877107B1 (ko) * 2007-06-28 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성방법
US8440580B2 (en) * 2007-09-11 2013-05-14 United Microelectronics Corp. Method of fabricating silicon nitride gap-filling layer
US7871926B2 (en) * 2007-10-22 2011-01-18 Applied Materials, Inc. Methods and systems for forming at least one dielectric layer
JP4568336B2 (ja) * 2008-02-21 2010-10-27 株式会社東芝 半導体装置、およびその製造方法
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US8216928B1 (en) 2011-01-26 2012-07-10 GlobalFoundries, Inc. Methods for fabricating semiconductor devices having local contacts
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
TWI579928B (zh) * 2013-01-14 2017-04-21 聯華電子股份有限公司 形成層間介電層的方法
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US20150206803A1 (en) * 2014-01-19 2015-07-23 United Microelectronics Corp. Method of forming inter-level dielectric layer
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
WO2016151448A1 (en) * 2015-03-20 2016-09-29 Lanificio Ermenegildo Zegna E Figli S.P.A. Method for manufacturing a silk-based fabric and use of the fabric
US9589846B1 (en) * 2016-01-25 2017-03-07 United Microelectronics Corp. Method of forming semiconductor device
KR20170110199A (ko) * 2016-03-22 2017-10-11 세메스 주식회사 기판 처리 장치 및 방법
US9773643B1 (en) * 2016-06-30 2017-09-26 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
CN109075204B (zh) * 2016-10-12 2021-11-05 京东方科技集团股份有限公司 薄膜晶体管、具有该薄膜晶体管的阵列基板、显示面板和显示装置、及其制造方法
KR102632482B1 (ko) 2018-04-09 2024-02-02 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0740569B2 (ja) * 1990-02-27 1995-05-01 エイ・ティ・アンド・ティ・コーポレーション Ｅｃｒプラズマ堆積方法
JP2960466B2 (ja) * 1990-03-19 1999-10-06 株式会社日立製作所 半導体デバイスの配線絶縁膜の形成方法及びその装置
US5270264A (en) * 1991-12-20 1993-12-14 Intel Corporation Process for filling submicron spaces with dielectric
JPH07161703A (ja) * 1993-12-03 1995-06-23 Ricoh Co Ltd 半導体装置の製造方法
JPH0822975A (ja) * 1994-07-08 1996-01-23 Matsushita Electron Corp 半導体装置の製造方法
US5691573A (en) * 1995-06-07 1997-11-25 Advanced Micro Devices, Inc. Composite insulation with a dielectric constant of less than 3 in a narrow space separating conductive lines
KR970018200A (ko) * 1995-09-07 1997-04-30 김광호 층간절연층 평탄화법
US6191026B1 (en) * 1996-01-09 2001-02-20 Applied Materials, Inc. Method for submicron gap filling on a semiconductor substrate
JPH1092810A (ja) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体装置
US5882973A (en) * 1997-01-27 1999-03-16 Advanced Micro Devices, Inc. Method for forming an integrated circuit having transistors of dissimilarly graded junction profiles
US5918152A (en) * 1997-09-19 1999-06-29 Chartered Semiconductor Manufacturing, Ltd. Gap filling method using high pressure
JP2975919B2 (ja) * 1998-02-27 1999-11-10 株式会社半導体プロセス研究所 下地表面改質方法及び半導体装置の製造方法
KR100319185B1 (ko) * 1998-07-31 2002-01-04 윤종용 반도체 장치의 절연막 형성 방법
US6358862B1 (en) * 1999-09-02 2002-03-19 Micron Technology, Inc Passivation integrity improvements
US6211040B1 (en) * 1999-09-20 2001-04-03 Chartered Semiconductor Manufacturing Ltd. Two-step, low argon, HDP CVD oxide deposition process
US6410458B1 (en) * 1999-11-29 2002-06-25 Advanced Micro Devices, Inc. Method and system for eliminating voids in a semiconductor device
US6291030B1 (en) * 1999-12-21 2001-09-18 Promos Technologies, Inc. Method for reducing capacitance in metal lines using air gaps
US6511923B1 (en) * 2000-05-19 2003-01-28 Applied Materials, Inc. Deposition of stable dielectric films

Also Published As

Publication number Publication date
US6617259B2 (en) 2003-09-09
JP2003110021A (ja) 2003-04-11
KR20030004930A (ko) 2003-01-15
US20030207553A1 (en) 2003-11-06
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