JP4795817B2 - 半導体装置の製造方法 - Google Patents
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Description
(1)
シリコン基板1には、通常の技法を適用することに依り、STI(shallow trench isolation)と呼ばれる阻止分離領域2が形成され、また、ゲート電極3A、3B・・・・で代表されるMOSトランジスタQ1、Q2・・・・が既に作り込まれているものとする。尚、4はサイドウォールを示している。
減圧CVD(LPCVD:low pressure chemical vapor deposition)法を適用することに依り、マスクとなるべき酸化膜5を形成する。一般的なLPCVD法を適用して酸化膜を形成する場合、原料ガスとしてはSiH4 及びN2 Oを用いる。成膜温度帯としては500〜700℃程度が採用され、熱平衡に近い環境で成膜を行う。成膜された酸化膜の組成は、化学量論的組成(SiO2 )に極めて近く、段差被覆性が非常に良いことが特徴である。
リソグラフィ技術に於けるレジストプロセスを適用することに依り、抵抗素子形成領域のマスクパターンを形成する為のレジスト膜6を形成する。
(2)
エッチャントをCHx Fy /O2 系とするドライエッチング法を適用することに依り、レジスト膜6をマスクとして酸化膜5の異方性エッチングを行なう。
(3)
そこで、フッ酸溶液などをエッチャントとするウェットエッチング法を適用することに依り、サイドウォール4の近傍に残存する酸化膜5を等方性エッチングして除去する。
このように、等方性エッチングによる残膜除去を行なった場合、残膜はきれいに除去されるのであるが、レジスト膜6で覆われている酸化膜5にアンダーカット5Aが発生し、また、酸化膜である素子分離領域2もエッチングされて沈み込み2Aが発生することを回避できない。尚、等方性エッチングを行なった後は、通常の技法を適用することに依り、図6に見られる金属シリサイド膜7を形成し、それに囲まれたシリコン基板1の部分を抵抗素子R1 、R2 などとして利用する。
(1)
シリコン基板1に素子分離領域2、ゲート電極3A、3B・・・・及びサイドウォール4をもつMOSトランジスタQ1、Q2・・・・を形成するまでの工程は、図3乃至図6について説明した従来の半導体装置の製造方法と変わりないので省略し、次の工程から説明する。
リソグラフィ技術に於けるレジストプロセスを適用することに依り、抵抗素子形成領域のマスクパターンを形成する為のレジスト膜6を形成する。
(3)
エッチャントとしてCHx Fy +O2 系ガスを用いるドライエッチング法を適用することに依り、レジスト膜6をマスクとして酸化膜11の異方性エッチングを行なう。
2 素子分離領域(STI)
3A、3B ゲート電極
4 サイドウォール
5 酸化膜
6 レジスト膜
11 段差被覆性が悪い酸化膜
Q1、Q2 MOSトランジスタ
Claims (4)
- 段差をもつ基板上に段差被覆性が悪い酸化膜を形成する工程と、
該酸化膜上にマスクパターンを形成する為のレジスト膜を形成する工程と、
ドライエッチング法を適用することに依り、該レジスト膜をマスクとして該酸化膜の異方性エッチングを行なってマスクパターンを形成する工程と
が含まれていることを特徴とする半導体装置の製造方法。 - 段差をもつ基板が酸化膜からなる素子分離領域が形成されたものであることを特徴とする請求項1記載の半導体装置の製造方法。
- 段差被覆性が悪い酸化膜を高密度プラズマ化学気相成長法を適用して形成すること
を特徴とする請求項1記載の半導体装置の製造方法。 - ドライエッチング法に於けるエッチャントがCHx Fy +O2 系ガスであること
を特徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006056379A JP4795817B2 (ja) | 2006-03-02 | 2006-03-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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JP2007234961A JP2007234961A (ja) | 2007-09-13 |
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Country | Link |
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JP (1) | JP4795817B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102008063402B4 (de) * | 2008-12-31 | 2013-10-17 | Advanced Micro Devices, Inc. | Verringerung der Schwellwertspannungsfluktuation in Transistoren mit einer Kanalhalbleiterlegierung durch Verringern der Abscheideungleichmäßigkeiten |
DE102011053000B4 (de) * | 2010-08-27 | 2017-08-17 | Lg Display Co., Ltd. | Organische elektrolumineszente Vorrichtung |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63318752A (ja) * | 1987-06-22 | 1988-12-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JPH07193233A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | ゲート壁側壁なしトランジスタの製造方法 |
JP3331065B2 (ja) * | 1994-09-19 | 2002-10-07 | 三菱電機株式会社 | 半導体デバイスのコンタクトホール形成方法 |
JPH10223770A (ja) * | 1997-02-10 | 1998-08-21 | Toshiba Corp | 半導体装置及びその製造方法 |
KR20010063852A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 반도체소자의 자기정렬적인 콘택 형성방법 |
KR100403630B1 (ko) * | 2001-07-07 | 2003-10-30 | 삼성전자주식회사 | 고밀도 플라즈마를 이용한 반도체 장치의 층간 절연막 형성방법 |
JP2004172451A (ja) * | 2002-11-21 | 2004-06-17 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
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2006
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Publication number | Publication date |
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JP2007234961A (ja) | 2007-09-13 |
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