JP3379062B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000002184 metal Substances 0.000 claims description 73
- 229910052751 metal Inorganic materials 0.000 claims description 73
- 238000006243 chemical reaction Methods 0.000 claims description 57
- 230000004888 barrier function Effects 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 239000000470 constituent Substances 0.000 claims description 7
- 229910052804 chromium Inorganic materials 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052763 palladium Inorganic materials 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 16
- 238000000034 method Methods 0.000 description 9
- 229910052719 titanium Inorganic materials 0.000 description 7
- 150000001875 compounds Chemical class 0.000 description 6
- 238000005121 nitriding Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- -1 nitride compound Chemical class 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229910017401 Au—Ge Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical group [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910001120 nichrome Inorganic materials 0.000 description 1
- 229910017464 nitrogen compound Inorganic materials 0.000 description 1
- 150000002830 nitrogen compounds Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
-
- H—ELECTRICITY
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、ＨＥＭＴ（高電子
移動度トランジスタ）等のＡｕ系電極とＡｌ系電極とを
有する化合物半導体装置の接続配線層の構造及び形成方
法に特徴のある半導体装置及びその製造方法に関するも
のである。
製造方法に関するものであり、特に、ＨＥＭＴ（高電子
移動度トランジスタ）等のＡｕ系電極とＡｌ系電極とを
有する化合物半導体装置の接続配線層の構造及び形成方
法に特徴のある半導体装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】従来、ＧａＡｓやＩｎＧａＡｓ等の電子
移動度の大きなIII-Ｖ族化合物半導体を用いた化合物半
導体装置、例えば、ＨＥＭＴ、ＭＥＳＦＥＴ、或いは、
ＨＢＴ（ヘテロ接合バイポーラトランジスタ）等は、高
周波素子或いは高速スイッチング素子として広く用いら
れており、近年の携帯電話や衛星通信の普及により化合
物半導体素子の高性能化が要請されている。
移動度の大きなIII-Ｖ族化合物半導体を用いた化合物半
導体装置、例えば、ＨＥＭＴ、ＭＥＳＦＥＴ、或いは、
ＨＢＴ（ヘテロ接合バイポーラトランジスタ）等は、高
周波素子或いは高速スイッチング素子として広く用いら
れており、近年の携帯電話や衛星通信の普及により化合
物半導体素子の高性能化が要請されている。
【０００３】この様な化合物半導体素子は集積化して用
いることが一般的であり、特に、ＨＥＭＴにおいては、
ゲート電極としてＡｌを主たる構成要素とするＡｌ系電
極が用いられ、また、ソース・ドレイン電極としてはＡ
ｕを主たる構成要素とするＡｕ系電極が用いられてお
り、これらのＡｌ系電極及びＡｕ系電極に対する接続配
線層としてはＡｕ系配線層を用いて相互接続を行ってい
る。
いることが一般的であり、特に、ＨＥＭＴにおいては、
ゲート電極としてＡｌを主たる構成要素とするＡｌ系電
極が用いられ、また、ソース・ドレイン電極としてはＡ
ｕを主たる構成要素とするＡｕ系電極が用いられてお
り、これらのＡｌ系電極及びＡｕ系電極に対する接続配
線層としてはＡｕ系配線層を用いて相互接続を行ってい
る。
【０００４】この様なＡｕ系配線層を用いた場合には、
通常、ＡｕとＡｌとが互いに反応してパープルプレグと
呼ばれる高抵抗層を形成するために、両者の間にＴｉ系
窒化化合物或いはＷ系窒化化合物等の窒化物導電層を設
けることが多く、まれには酸化物導電層が用いられるこ
ともある。
通常、ＡｕとＡｌとが互いに反応してパープルプレグと
呼ばれる高抵抗層を形成するために、両者の間にＴｉ系
窒化化合物或いはＷ系窒化化合物等の窒化物導電層を設
けることが多く、まれには酸化物導電層が用いられるこ
ともある。
【０００５】ここで、図４を参照して、従来のＨＥＭＴ
の電極の形成工程を説明する。 図４（ａ）参照 まず、半絶縁性ＧａＡｓ基板上に、有機金属気相成長法
（ＭＯＶＰＥ法）を用いて、ｉ型ＧａＡｓバッファ層、
ｉ型ＧａＡｓチャネル層（いずれも図示せず）、ｎ型Ａ
ｌＧａＡｓ電子供給層３１、及び、ｎ+ 型ＧａＡｓキャ
ップ層３２を順次エピタキシャル成長させたのち、レジ
ストを塗布し、露光・現像することによって形成したレ
ジストパターン（図示せず）をマスクとして酸素イオン
をイオン注入することによって半絶縁性ＧａＡｓ基板に
達する素子分離領域３３を形成する。
の電極の形成工程を説明する。 図４（ａ）参照 まず、半絶縁性ＧａＡｓ基板上に、有機金属気相成長法
（ＭＯＶＰＥ法）を用いて、ｉ型ＧａＡｓバッファ層、
ｉ型ＧａＡｓチャネル層（いずれも図示せず）、ｎ型Ａ
ｌＧａＡｓ電子供給層３１、及び、ｎ+ 型ＧａＡｓキャ
ップ層３２を順次エピタキシャル成長させたのち、レジ
ストを塗布し、露光・現像することによって形成したレ
ジストパターン（図示せず）をマスクとして酸素イオン
をイオン注入することによって半絶縁性ＧａＡｓ基板に
達する素子分離領域３３を形成する。
【０００６】次いで、レジストパターンを除去したの
ち、新たにレジストを塗布したのち露光・現像すること
によってソース・ドレイン電極３４を形成するための開
口部を有するレジストパターン（図示せず）を形成す
る。
ち、新たにレジストを塗布したのち露光・現像すること
によってソース・ドレイン電極３４を形成するための開
口部を有するレジストパターン（図示せず）を形成す
る。
【０００７】次いで、全面にＡｕ・Ｇｅ層、Ｎｉ層、及
び、Ａｕ層からなるＡｕ系導電層を堆積させ、レジスト
パターンによる段切れを利用してソース・ドレイン電極
３４を形成する。
び、Ａｕ層からなるＡｕ系導電層を堆積させ、レジスト
パターンによる段切れを利用してソース・ドレイン電極
３４を形成する。
【０００８】次いで、レジストパターン上のＡｕ系導電
層をレジストパターンと共にリフトオフ法によって除去
したのち、新たにレジストを塗布し、露光・現像するこ
とによってゲートリセス部３５を形成するための開口部
を形成したレジストパターン（図示せず）をマスクとし
てドライエッチングすることによって開口部に露出して
いるｎ+ 型ＧａＡｓキャップ層３２を除去してゲートリ
セス部３５を形成する。
層をレジストパターンと共にリフトオフ法によって除去
したのち、新たにレジストを塗布し、露光・現像するこ
とによってゲートリセス部３５を形成するための開口部
を形成したレジストパターン（図示せず）をマスクとし
てドライエッチングすることによって開口部に露出して
いるｎ+ 型ＧａＡｓキャップ層３２を除去してゲートリ
セス部３５を形成する。
【０００９】引き続いて、全面にＡｌ層を堆積させたの
ち、レジストパターンを除去するリフトオフ法によって
Ａｌからなるゲート電極３６をゲートリセス部３５に対
して自己整合的に形成する。
ち、レジストパターンを除去するリフトオフ法によって
Ａｌからなるゲート電極３６をゲートリセス部３５に対
して自己整合的に形成する。
【００１０】図４（ｂ）参照
次いで、新たにレジストを塗布して露光・現像すること
によってゲート電極３６及びソース・ドレイン電極３４
に対する開口部を有するエアーブリッジレジスト３７を
形成したのち、Ａｌと窒化物導電層との反応を抑止する
Ｔｉ層３８、ＡｌとＡｕとの反応を抑止する導電性バリ
ア層としてのＴｉＷＮ層３９、及び、Ａｕ層４０を順次
堆積させてＡｕ系配線層用導電層を形成する。
によってゲート電極３６及びソース・ドレイン電極３４
に対する開口部を有するエアーブリッジレジスト３７を
形成したのち、Ａｌと窒化物導電層との反応を抑止する
Ｔｉ層３８、ＡｌとＡｕとの反応を抑止する導電性バリ
ア層としてのＴｉＷＮ層３９、及び、Ａｕ層４０を順次
堆積させてＡｕ系配線層用導電層を形成する。
【００１１】図４（ｃ）参照
次いで、Ａｕ系配線層用導電層の不要部をエッチングに
より除去すると共に、エアーブリッジレジスト３７も除
去することによってＴｉ層３８、ＴｉＷＮ層３９、及
び、Ａｕ層４０からなるＡｕ系配線層４１を形成するこ
とによって相互接続配線が完成する。
より除去すると共に、エアーブリッジレジスト３７も除
去することによってＴｉ層３８、ＴｉＷＮ層３９、及
び、Ａｕ層４０からなるＡｕ系配線層４１を形成するこ
とによって相互接続配線が完成する。
【００１２】
【発明が解決しようとする課題】しかし、従来の製造方
法においては、ゲート電極３６を構成するＡｌ層の窒化
を防ぐために設けたＴｉ層３８がＡｕ系配線層４１の形
成工程において、時々エッチング残渣として残ることが
あった。
法においては、ゲート電極３６を構成するＡｌ層の窒化
を防ぐために設けたＴｉ層３８がＡｕ系配線層４１の形
成工程において、時々エッチング残渣として残ることが
あった。
【００１３】このＴｉＷＮ層３９及びＴｉ層３８のエッ
チングに際しては、ＳＦ6 を使用した反応性イオンエッ
チング（ＲＩＥ）を用いているが、Ｔｉ層３８が厚くな
ると表面にＴｉ酸化物が発生してエッチングされにくく
なり、且つ、一旦除去されたＴｉの再付着も発生するた
めであると考えられる。
チングに際しては、ＳＦ6 を使用した反応性イオンエッ
チング（ＲＩＥ）を用いているが、Ｔｉ層３８が厚くな
ると表面にＴｉ酸化物が発生してエッチングされにくく
なり、且つ、一旦除去されたＴｉの再付着も発生するた
めであると考えられる。
【００１４】このＴｉ層３８のエッチング残渣は、Ａｕ
系配線層４１の形成領域以外のほぼ全域に渡って発生す
るものであり、このエッチング残渣は配線層間の短絡を
引き起こすという問題があり、見た目も悪くなるので製
品として出荷対象外とされている。
系配線層４１の形成領域以外のほぼ全域に渡って発生す
るものであり、このエッチング残渣は配線層間の短絡を
引き起こすという問題があり、見た目も悪くなるので製
品として出荷対象外とされている。
【００１５】この様なエッチング残渣の発生を防止する
ためには、Ｔｉ層３８を薄く形成すれば良いが、本発明
者の検討によれば、Ｔｉ層３８を薄くすることによりコ
ンタクト抵抗の増大を引き起し、Ｔｉ層３８の薄層化に
も限界があることが分かった。
ためには、Ｔｉ層３８を薄く形成すれば良いが、本発明
者の検討によれば、Ｔｉ層３８を薄くすることによりコ
ンタクト抵抗の増大を引き起し、Ｔｉ層３８の薄層化に
も限界があることが分かった。
【００１６】図５参照
図５は、Ｔｉ層のコンタクト抵抗の層厚依存性を示す図
であり、１００Å以下の厚さではコンタクト抵抗が急激
に増加することが明らかである。この様なＴｉ層３８の
薄層化によるコンタクト抵抗の増加は、Ｔｉ層３８によ
るＡｌ層の表面の酸素のゲッタリング効果が不十分にな
るため、及び、ＴｉＷＮ層３９を構成するＮが薄いＴｉ
層３８を透過してＡｌ層に達し、ＡｌＮを形成するため
であると考えられる。
であり、１００Å以下の厚さではコンタクト抵抗が急激
に増加することが明らかである。この様なＴｉ層３８の
薄層化によるコンタクト抵抗の増加は、Ｔｉ層３８によ
るＡｌ層の表面の酸素のゲッタリング効果が不十分にな
るため、及び、ＴｉＷＮ層３９を構成するＮが薄いＴｉ
層３８を透過してＡｌ層に達し、ＡｌＮを形成するため
であると考えられる。
【００１７】一方、予めゲート電極３６を構成するＡｌ
層上のみに必要とされる層厚のＴｉ層を積層し、Ａｕ系
配線層４１を形成するための配線層用導電層を堆積させ
る際に、Ｔｉ層３８を堆積させず、ＴｉＷＮ層３９を直
接堆積させることも考えたが、この場合には、ソース・
ドレイン電極３４を構成するＡｕ系電極と密着不良にな
り、ボンディング強度が低下するという問題が発生す
る。
層上のみに必要とされる層厚のＴｉ層を積層し、Ａｕ系
配線層４１を形成するための配線層用導電層を堆積させ
る際に、Ｔｉ層３８を堆積させず、ＴｉＷＮ層３９を直
接堆積させることも考えたが、この場合には、ソース・
ドレイン電極３４を構成するＡｕ系電極と密着不良にな
り、ボンディング強度が低下するという問題が発生す
る。
【００１８】したがって、本発明は、Ａｌ系電極に対す
るコンタクト抵抗の増加を抑え、Ａｕ系電極に対しては
ボンディング強度を保ち、且つ、エッチング残渣の発生
することのない配線層構造を提供することを目的とす
る。
るコンタクト抵抗の増加を抑え、Ａｕ系電極に対しては
ボンディング強度を保ち、且つ、エッチング残渣の発生
することのない配線層構造を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図におい
て、符号１はＧａＡｓ層等の半導体層を表す。 図１参照 （１）本発明は、Ａｌを主たる構成要素とするＡｌ系電
極２とＡｕを主たる構成要素とするＡｕ系電極３とを有
するとともに、Ａｌ系電極２及びＡｕ系電極３の両者に
対して、Ａｌとの反応を抑止する金属層４，５，６及び
導電性バリア層７を含むＡｕ系配線層９を設けた半導体
装置において、Ａｌ系電極２と導電性バリア層７との間
に設けるＡｌとの反応を抑止する金属層４，５が、Ａｌ
系電極２と整合した形状の金属層と、厚さが５０〜１０
０Åで導電性バリア層７と整合した形状の金属層とから
なり、且つ、Ａｌ系電極と導電性バリア層との間に設け
るＡｌとの反応を抑止する金属層４，５の厚さが、Ａｕ
系電極３と導電性バリア層７との間に設けるＡｌとの反
応を抑止する金属層６の厚さより厚いことを特徴とす
る。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図におい
て、符号１はＧａＡｓ層等の半導体層を表す。 図１参照 （１）本発明は、Ａｌを主たる構成要素とするＡｌ系電
極２とＡｕを主たる構成要素とするＡｕ系電極３とを有
するとともに、Ａｌ系電極２及びＡｕ系電極３の両者に
対して、Ａｌとの反応を抑止する金属層４，５，６及び
導電性バリア層７を含むＡｕ系配線層９を設けた半導体
装置において、Ａｌ系電極２と導電性バリア層７との間
に設けるＡｌとの反応を抑止する金属層４，５が、Ａｌ
系電極２と整合した形状の金属層と、厚さが５０〜１０
０Åで導電性バリア層７と整合した形状の金属層とから
なり、且つ、Ａｌ系電極と導電性バリア層との間に設け
るＡｌとの反応を抑止する金属層４，５の厚さが、Ａｕ
系電極３と導電性バリア層７との間に設けるＡｌとの反
応を抑止する金属層６の厚さより厚いことを特徴とす
る。
【００２０】この様に、Ａｌ系電極２と導電性バリア層
７との間に設けるＡｌとの反応を抑止する金属層４，５
の厚さを、Ａｕ系電極３と導電性バリア層７との間に設
けるＡｌとの反応を抑止する金属層６の厚さより厚くす
ることによって、Ａｌ系電極２におけるコンタクト抵抗
の増加を抑制し、また、Ａｕ系配線層９を構成するＡｌ
との反応を抑止する金属層５，６の厚さを５０〜１００
Åにすることによって、Ａｕ系電極３との密着性を良好
に保つことができ、且つ、Ａｌとの反応を抑止する金属
層５，６のエッチング残渣が発生することがない。
７との間に設けるＡｌとの反応を抑止する金属層４，５
の厚さを、Ａｕ系電極３と導電性バリア層７との間に設
けるＡｌとの反応を抑止する金属層６の厚さより厚くす
ることによって、Ａｌ系電極２におけるコンタクト抵抗
の増加を抑制し、また、Ａｕ系配線層９を構成するＡｌ
との反応を抑止する金属層５，６の厚さを５０〜１００
Åにすることによって、Ａｕ系電極３との密着性を良好
に保つことができ、且つ、Ａｌとの反応を抑止する金属
層５，６のエッチング残渣が発生することがない。
【００２１】（２）また、本発明は、上記（１）におい
て、Ａｌ系電極２と導電性バリア層７との間に設けるＡ
ｌとの反応を抑止する金属層４，５の厚さが、１００Å
以上であることを特徴とする。
て、Ａｌ系電極２と導電性バリア層７との間に設けるＡ
ｌとの反応を抑止する金属層４，５の厚さが、１００Å
以上であることを特徴とする。
【００２２】この様に、コンタクト抵抗の増大を抑制す
るためには、Ａｌ系電極２と導電性バリア層７との間に
設けるＡｌとの反応を抑止する金属層４，５の厚さを、
１００Å以上とすることが望ましい。
るためには、Ａｌ系電極２と導電性バリア層７との間に
設けるＡｌとの反応を抑止する金属層４，５の厚さを、
１００Å以上とすることが望ましい。
【００２３】（３）また、本発明は、上記（１）または
（２）において、Ａｕ系電極３と導電性バリア層７との
間に設けるＡｌとの反応を抑止する金属層６の厚さが、
５０Å以上であることを特徴とする。
（２）において、Ａｕ系電極３と導電性バリア層７との
間に設けるＡｌとの反応を抑止する金属層６の厚さが、
５０Å以上であることを特徴とする。
【００２４】この様に、Ａｕ系電極３との密着性を保つ
ためには、Ａｕ系電極３と導電性バリア層７との間に設
けるＡｌとの反応を抑止する金属層６の厚さを、５０Å
以上とすることが望ましい。但し、エッチング残渣の発
生を完全に防止するためには、現在の製造装置では１０
０Å未満であることが望ましいが、この数値は、製造装
置及び製造方法の発達とともに増加する方向に変動する
ものである。
ためには、Ａｕ系電極３と導電性バリア層７との間に設
けるＡｌとの反応を抑止する金属層６の厚さを、５０Å
以上とすることが望ましい。但し、エッチング残渣の発
生を完全に防止するためには、現在の製造装置では１０
０Å未満であることが望ましいが、この数値は、製造装
置及び製造方法の発達とともに増加する方向に変動する
ものである。
【００２５】（４）また、本発明は、（１）乃至（３）
のいずれかにおいて、Ａｌ系電極２と導電性バリア層７
との間に設けるＡｌとの反応を抑止する金属層４，５
が、Ａｌの窒化を防止する金属層であり、且つ、その窒
化物が導電性材料となる程度の導電性を有することを特
徴とする。
のいずれかにおいて、Ａｌ系電極２と導電性バリア層７
との間に設けるＡｌとの反応を抑止する金属層４，５
が、Ａｌの窒化を防止する金属層であり、且つ、その窒
化物が導電性材料となる程度の導電性を有することを特
徴とする。
【００２６】導電性バリア層７として窒化物導電層を用
いた場合には、Ａｌとの反応を抑止する金属層４，５と
しては、Ａｌの窒化を防止する金属層であり、且つ、そ
の窒化物が導電性材料となる程度の導電性を有する金属
層であることが必要となる。
いた場合には、Ａｌとの反応を抑止する金属層４，５と
しては、Ａｌの窒化を防止する金属層であり、且つ、そ
の窒化物が導電性材料となる程度の導電性を有する金属
層であることが必要となる。
【００２７】（５）また、本発明は、（４）において、
Ａｌの窒化を防止する金属層が、Ｔｉ，Ｗ，Ｔａ，Ｍ
ｏ，Ｐｄ，Ｎｉ，Ｃｒのいずれかであることを特徴とす
る。
Ａｌの窒化を防止する金属層が、Ｔｉ，Ｗ，Ｔａ，Ｍ
ｏ，Ｐｄ，Ｎｉ，Ｃｒのいずれかであることを特徴とす
る。
【００２８】この様なＡｌの窒化を防止する金属層とし
ては、Ｔｉ，Ｗ，Ｔａ，Ｍｏ，Ｐｄ，Ｎｉ，Ｃｒのいず
れかが好適であり、Ｔｉ，Ｗ，Ｔａの窒化物は良好な導
電性を有し、また、Ｍｏ，Ｐｄ，Ｎｉ，Ｃｒは窒素化合
物を形成しない。
ては、Ｔｉ，Ｗ，Ｔａ，Ｍｏ，Ｐｄ，Ｎｉ，Ｃｒのいず
れかが好適であり、Ｔｉ，Ｗ，Ｔａの窒化物は良好な導
電性を有し、また、Ｍｏ，Ｐｄ，Ｎｉ，Ｃｒは窒素化合
物を形成しない。
【００２９】（６）また、本発明は、（１）乃至（３）
のいずれかにおいて、Ａｕ系電極３と導電性バリア層７
との間に設けるＡｌとの反応を抑止する金属層６が、Ａ
ｌの窒化を防止する金属層であり、且つ、その窒化物が
導電性材料となる程度の導電性を有すると共に、Ａｕ系
電極３との密着性を強化する金属層であることを特徴と
する。
のいずれかにおいて、Ａｕ系電極３と導電性バリア層７
との間に設けるＡｌとの反応を抑止する金属層６が、Ａ
ｌの窒化を防止する金属層であり、且つ、その窒化物が
導電性材料となる程度の導電性を有すると共に、Ａｕ系
電極３との密着性を強化する金属層であることを特徴と
する。
【００３０】導電性バリア層７として窒化物導電層を用
いた場合には、Ａｌとの反応を抑止する金属層６として
は、Ａｌの窒化を防止する金属層であり、且つ、その窒
化物が導電性材料となる程度の導電性を有する金属層で
あると共に、Ａｕ系電極３との密着性を強化する金属層
であることが必要となる。
いた場合には、Ａｌとの反応を抑止する金属層６として
は、Ａｌの窒化を防止する金属層であり、且つ、その窒
化物が導電性材料となる程度の導電性を有する金属層で
あると共に、Ａｕ系電極３との密着性を強化する金属層
であることが必要となる。
【００３１】（７）また、本発明は、（６）において、
Ａｌの窒化を防止する金属層が、Ｔｉ，Ｗ，Ｔａ，Ｍ
ｏ，Ｐｄ，Ｎｉ，Ｃｒのいずれかであることを特徴とす
る。
Ａｌの窒化を防止する金属層が、Ｔｉ，Ｗ，Ｔａ，Ｍ
ｏ，Ｐｄ，Ｎｉ，Ｃｒのいずれかであることを特徴とす
る。
【００３２】（８）また、本発明は、（１）乃至（３）
のいずれかにおいて、Ａｌ系電極２及びＡｕ系電極３と
導電性バリア層７との間に設けるＡｌとの反応を抑止す
る金属層４，５，６が、Ａｌの酸化を防止する金属層で
あり、且つ、その酸化物が導電性材料となる程度の導電
性を有すると共に、Ａｕ系電極３と導電性バリア層７と
の間に設けるＡｌとの反応を抑止する金属層６はＡｕ系
電極３との密着性を強化する金属層であることを特徴と
する。
のいずれかにおいて、Ａｌ系電極２及びＡｕ系電極３と
導電性バリア層７との間に設けるＡｌとの反応を抑止す
る金属層４，５，６が、Ａｌの酸化を防止する金属層で
あり、且つ、その酸化物が導電性材料となる程度の導電
性を有すると共に、Ａｕ系電極３と導電性バリア層７と
の間に設けるＡｌとの反応を抑止する金属層６はＡｕ系
電極３との密着性を強化する金属層であることを特徴と
する。
【００３３】導電性バリア層７として酸化物導電層を用
いた場合には、Ａｌとの反応を抑止する金属層４，５，
６としては、Ａｌの酸化を防止する金属層であり、且
つ、その酸化物が導電性材料となる程度の導電性を有す
る金属層であると共に、Ａｕ系電極３との密着性を強化
する金属層であることが必要となる。
いた場合には、Ａｌとの反応を抑止する金属層４，５，
６としては、Ａｌの酸化を防止する金属層であり、且
つ、その酸化物が導電性材料となる程度の導電性を有す
る金属層であると共に、Ａｕ系電極３との密着性を強化
する金属層であることが必要となる。
【００３４】（９）また、本発明は、Ａｌを主たる構成
要素とするＡｌ系電極２とＡｕを主たる構成要素とする
Ａｕ系電極３とを有する半導体装置の製造方法におい
て、レジストにＡｌ系電極２形成用開口部を形成したの
ち、Ａｌ系導電層及びＡｌとの反応を抑止する金属層４
を順次堆積させ、レジストを除去することによりＡｌ系
電極２／Ａｌとの反応を抑止する金属層４の積層構造電
極を形成する工程、レジストにＡｕ系電極３形成用開口
部を形成したのち、Ａｕ系導電層を堆積させ、レジスト
を除去することによりＡｕ系電極３を形成する工程、レ
ジストにＡｌ系電極２／Ａｌとの反応を抑止する金属層
４の積層構造電極及びＡｕ系電極３に対する接続用開口
部を形成したのち、厚さが５０〜１００ÅのＡｌとの反
応を抑止する金属層５，６、導電性バリア層７、及び、
Ａｕ層８を順次堆積させてＡｕ系導電層を形成する工
程、及び、Ａｕ系導電層をエッチングしてＡｕ系配線層
９を形成する工程を有することを特徴とする。
要素とするＡｌ系電極２とＡｕを主たる構成要素とする
Ａｕ系電極３とを有する半導体装置の製造方法におい
て、レジストにＡｌ系電極２形成用開口部を形成したの
ち、Ａｌ系導電層及びＡｌとの反応を抑止する金属層４
を順次堆積させ、レジストを除去することによりＡｌ系
電極２／Ａｌとの反応を抑止する金属層４の積層構造電
極を形成する工程、レジストにＡｕ系電極３形成用開口
部を形成したのち、Ａｕ系導電層を堆積させ、レジスト
を除去することによりＡｕ系電極３を形成する工程、レ
ジストにＡｌ系電極２／Ａｌとの反応を抑止する金属層
４の積層構造電極及びＡｕ系電極３に対する接続用開口
部を形成したのち、厚さが５０〜１００ÅのＡｌとの反
応を抑止する金属層５，６、導電性バリア層７、及び、
Ａｕ層８を順次堆積させてＡｕ系導電層を形成する工
程、及び、Ａｕ系導電層をエッチングしてＡｕ系配線層
９を形成する工程を有することを特徴とする。
【００３５】この様に、Ａｌ系電極２と導電性バリア層
７との間に設けるＡｌとの反応を抑止する金属層４，５
の厚さを、Ａｕ系電極３と導電性バリア層７との間に設
けるＡｌとの反応を抑止する金属層６の厚さより厚くす
る場合には、Ａｌ系導電層上に予めＡｌとの反応を抑止
する金属層４を設けておけば良い。また、Ａｕ系配線層
９を構成するＡｌとの反応を抑止する金属層５，６の厚
さを５０〜１００Åにすることによって、Ａｌとの反応
を抑止する金属層５，６のエッチング残渣が発生するこ
とがない。
７との間に設けるＡｌとの反応を抑止する金属層４，５
の厚さを、Ａｕ系電極３と導電性バリア層７との間に設
けるＡｌとの反応を抑止する金属層６の厚さより厚くす
る場合には、Ａｌ系導電層上に予めＡｌとの反応を抑止
する金属層４を設けておけば良い。また、Ａｕ系配線層
９を構成するＡｌとの反応を抑止する金属層５，６の厚
さを５０〜１００Åにすることによって、Ａｌとの反応
を抑止する金属層５，６のエッチング残渣が発生するこ
とがない。
【００３６】（１０）また、本発明は、上記（９）にお
いて、Ａｌ系電極２／Ａｌとの反応を抑止する金属層４
の積層構造電極がＡｌ／Ｔｉ積層電極であり、Ａｕ系電
極３がＡｕ・Ｇｅ、Ｎｉ、及び、Ａｕを順次堆積させた
Ａｕ・Ｇｅ／Ｎｉ／Ａｕ積層電極であり、Ａｌとの反応
を抑止する金属層５，６がＴｉ層であり、また、導電性
バリア層７がＴｉＷＮであることを特徴とする。
いて、Ａｌ系電極２／Ａｌとの反応を抑止する金属層４
の積層構造電極がＡｌ／Ｔｉ積層電極であり、Ａｕ系電
極３がＡｕ・Ｇｅ、Ｎｉ、及び、Ａｕを順次堆積させた
Ａｕ・Ｇｅ／Ｎｉ／Ａｕ積層電極であり、Ａｌとの反応
を抑止する金属層５，６がＴｉ層であり、また、導電性
バリア層７がＴｉＷＮであることを特徴とする。
【００３７】
【発明の実施の形態】ここで、図２及び図３を参照し
て、本発明の実施の形態のＨＥＭＴの製造工程を説明す
る。 図２（ａ）参照 まず、半絶縁性ＧａＡｓ基板上に、ＭＯＶＰＥ法を用い
て、アンドープのｉ型ＧａＡｓバッファ層、アンドープ
のｉ型ＧａＡｓチャネル層（いずれも図示せず）、ｎ型
ＡｌＧａＡｓ電子供給層１１、及び、ｎ+ 型ＧａＡｓキ
ャップ層１２を順次エピタキシャル成長させたのち、レ
ジストを塗布し、露光・現像することによって形成した
レジストパターン（図示せず）をマスクとして酸素イオ
ンをイオン注入することによって半絶縁性ＧａＡｓ基板
に達する素子分離領域１３を形成する。
て、本発明の実施の形態のＨＥＭＴの製造工程を説明す
る。 図２（ａ）参照 まず、半絶縁性ＧａＡｓ基板上に、ＭＯＶＰＥ法を用い
て、アンドープのｉ型ＧａＡｓバッファ層、アンドープ
のｉ型ＧａＡｓチャネル層（いずれも図示せず）、ｎ型
ＡｌＧａＡｓ電子供給層１１、及び、ｎ+ 型ＧａＡｓキ
ャップ層１２を順次エピタキシャル成長させたのち、レ
ジストを塗布し、露光・現像することによって形成した
レジストパターン（図示せず）をマスクとして酸素イオ
ンをイオン注入することによって半絶縁性ＧａＡｓ基板
に達する素子分離領域１３を形成する。
【００３８】次いで、レジストパターンを除去したの
ち、新たにレジストを塗布したのち露光・現像すること
によってソース・ドレイン電極１７を形成するための開
口部１４を有するレジストパターン１５を形成する。
ち、新たにレジストを塗布したのち露光・現像すること
によってソース・ドレイン電極１７を形成するための開
口部１４を有するレジストパターン１５を形成する。
【００３９】次いで、全面に真空蒸着法を用いて厚さ１
００〜５００Å、例えば、３５０ÅのＡｕ・Ｇｅ層、厚
さ５〜１００Å、例えば、８０ÅのＮｉ層、及び、厚さ
１０００〜５０００Å、例えば、２０００ÅのＡｕ層か
らなるＡｕ系導電層１６を堆積せ、レジストパターン１
５による段切れを利用してソース・ドレイン電極１７を
形成する。
００〜５００Å、例えば、３５０ÅのＡｕ・Ｇｅ層、厚
さ５〜１００Å、例えば、８０ÅのＮｉ層、及び、厚さ
１０００〜５０００Å、例えば、２０００ÅのＡｕ層か
らなるＡｕ系導電層１６を堆積せ、レジストパターン１
５による段切れを利用してソース・ドレイン電極１７を
形成する。
【００４０】図２（ｂ）参照
次いで、レジストパターン１５上のＡｕ系導電層１６を
レジストパターン１５と共にリフトオフ法によって除去
したのち、新たにレジストを塗布し、露光・現像するこ
とによってゲートリセス部２０を形成するための開口部
１８を形成したレジストパターン１９をマスクとしてド
ライエッチングすることによって開口部１８に露出して
いるｎ+ 型ＧａＡｓキャップ層１２を除去してゲートリ
セス部２０を形成する。
レジストパターン１５と共にリフトオフ法によって除去
したのち、新たにレジストを塗布し、露光・現像するこ
とによってゲートリセス部２０を形成するための開口部
１８を形成したレジストパターン１９をマスクとしてド
ライエッチングすることによって開口部１８に露出して
いるｎ+ 型ＧａＡｓキャップ層１２を除去してゲートリ
セス部２０を形成する。
【００４１】引き続いて、真空蒸着法を用いて厚さ１０
００〜８０００Å、例えば、７０００Åのゲート電極と
なるＡｌ層２１、厚さ５０〜１００Å、例えば、５０Å
のＡｌと窒化物導電層との反応を抑止するＴｉ層２２を
全面に堆積させたのち、レジストパターン１９を除去す
るリフトオフ法によってＡｌからなるゲート電極２３を
ゲートリセス部２０に対して自己整合的に形成する。
００〜８０００Å、例えば、７０００Åのゲート電極と
なるＡｌ層２１、厚さ５０〜１００Å、例えば、５０Å
のＡｌと窒化物導電層との反応を抑止するＴｉ層２２を
全面に堆積させたのち、レジストパターン１９を除去す
るリフトオフ法によってＡｌからなるゲート電極２３を
ゲートリセス部２０に対して自己整合的に形成する。
【００４２】図３（ｃ）参照
次いで、レジストパターン１９を除去したのち、新たに
レジストを塗布して露光・現像することによってゲート
電極２３及びソース・ドレイン電極１７に対する開口部
を有するエアーブリッジレジスト２４を形成したのち、
スパッタリング法を用いて、Ａｌと窒化物導電層との反
応を抑止する厚さ５０〜１００Å、例えば、５０ÅのＴ
ｉ層２５、ＡｌとＡｕとの反応を抑止する導電性バリア
層としての厚さ５００〜３０００Å、例えば、１０００
ÅのＴｉＷＮ層２６、及び、厚さが、例えば、３μｍ
（１００００Å）のＡｕ層２７を順次堆積させて配線層
用導電層を形成する。
レジストを塗布して露光・現像することによってゲート
電極２３及びソース・ドレイン電極１７に対する開口部
を有するエアーブリッジレジスト２４を形成したのち、
スパッタリング法を用いて、Ａｌと窒化物導電層との反
応を抑止する厚さ５０〜１００Å、例えば、５０ÅのＴ
ｉ層２５、ＡｌとＡｕとの反応を抑止する導電性バリア
層としての厚さ５００〜３０００Å、例えば、１０００
ÅのＴｉＷＮ層２６、及び、厚さが、例えば、３μｍ
（１００００Å）のＡｕ層２７を順次堆積させて配線層
用導電層を形成する。
【００４３】図３（ｄ）参照
次いで、配線層用導電層の不要部をエッチングにより除
去すると共に、エアーブリッジレジスト２４も除去する
ことによってＴｉ層２５、ＴｉＷＮ層２６、及び、Ａｕ
層２７からなるＡｕ系配線層２８を形成することによっ
て隣接するＨＥＭＴを相互接続する相互接続配線が完成
する。
去すると共に、エアーブリッジレジスト２４も除去する
ことによってＴｉ層２５、ＴｉＷＮ層２６、及び、Ａｕ
層２７からなるＡｕ系配線層２８を形成することによっ
て隣接するＨＥＭＴを相互接続する相互接続配線が完成
する。
【００４４】この本発明の第１の実施の形態において
は、ＴｉＷＮ層２６及びＴｉ層２５のエッチングに際し
ては、ＳＦ6 を使用した反応性イオンエッチング（ＲＩ
Ｅ）を用いても、Ｔｉ層２５が５０Åと薄いので、Ｔｉ
ＷＮ層２６の除去工程においてＴｉ層２５も同時に除去
され、エッチング残渣が発生することがない。
は、ＴｉＷＮ層２６及びＴｉ層２５のエッチングに際し
ては、ＳＦ6 を使用した反応性イオンエッチング（ＲＩ
Ｅ）を用いても、Ｔｉ層２５が５０Åと薄いので、Ｔｉ
ＷＮ層２６の除去工程においてＴｉ層２５も同時に除去
され、エッチング残渣が発生することがない。
【００４５】また、この様なＴｉ層２５の厚さは、Ａｕ
系のソース・ドレイン電極１７との密着性を十分保つた
めには５０Å以上にすることが望ましく、また、現在使
用しているエッチング装置及びエッチング方法の場合に
は、エッチング残渣を発生させないためには１００Å以
下にすることが望ましいが、この数値はエッチング装置
及びエッチング方法の発展とともに増加する方向に変化
するので、原理的な意味での上限はない。
系のソース・ドレイン電極１７との密着性を十分保つた
めには５０Å以上にすることが望ましく、また、現在使
用しているエッチング装置及びエッチング方法の場合に
は、エッチング残渣を発生させないためには１００Å以
下にすることが望ましいが、この数値はエッチング装置
及びエッチング方法の発展とともに増加する方向に変化
するので、原理的な意味での上限はない。
【００４６】また、Ａｌからなるゲート電極２３とＴｉ
ＷＮ層２６との間に設けたＴｉ層２２及びＴｉ層２５の
厚さは１００Å（＝５０Å＋５０Å）となるので、図５
から明らかなようにコンタクト抵抗を充分小さくするこ
とができる。
ＷＮ層２６との間に設けたＴｉ層２２及びＴｉ層２５の
厚さは１００Å（＝５０Å＋５０Å）となるので、図５
から明らかなようにコンタクト抵抗を充分小さくするこ
とができる。
【００４７】なお、Ｔｉ層２２をソース・ドレイン電極
１７上にも予め設けておき、Ｔｉ層２５を堆積させない
ことも考えられるが、Ａｕ系電極からなるソース・ドレ
イン極１７は、オーミック電極とするためにアロイ工程
が必要であり、アロイ工程前にＡｕ系電極上にＴｉ層が
存在すると不所望な反応が生ずるので、現実的ではな
い。
１７上にも予め設けておき、Ｔｉ層２５を堆積させない
ことも考えられるが、Ａｕ系電極からなるソース・ドレ
イン極１７は、オーミック電極とするためにアロイ工程
が必要であり、アロイ工程前にＡｕ系電極上にＴｉ層が
存在すると不所望な反応が生ずるので、現実的ではな
い。
【００４８】以上、本発明の実施の形態を説明してきた
が、本発明は実施の形態に記載された構成及び条件に限
られるものではなく、各種の変更が可能であり、例え
ば、ゲート電極２３上に設けるＴｉ層２２は、Ｗ層、Ｔ
ａ層、Ｎｉ層、Ｃｒ層、Ｐｄ層、或いは、Ｍｏ層に置き
換えても良いものであり、いずれにしてもＡｌとＮとの
反応を抑制し、且つ、その窒化物が良好な導電性を示す
ものであれば良い。
が、本発明は実施の形態に記載された構成及び条件に限
られるものではなく、各種の変更が可能であり、例え
ば、ゲート電極２３上に設けるＴｉ層２２は、Ｗ層、Ｔ
ａ層、Ｎｉ層、Ｃｒ層、Ｐｄ層、或いは、Ｍｏ層に置き
換えても良いものであり、いずれにしてもＡｌとＮとの
反応を抑制し、且つ、その窒化物が良好な導電性を示す
ものであれば良い。
【００４９】また、Ａｕ系配線層２８の下地層となるＴ
ｉ層２５は、Ｗ層、Ｔａ層、Ｎｉ層、Ｃｒ層、Ｐｄ層、
ＮｉＣｒ層、Ｔｉｗ層、或いは、ＷＳｉ層に置き換えて
も良いものであり、いずれにしてもＡｌとＮとの反応を
抑制し、且つ、その窒化物が良好な導電性を示すもので
あり、さらに、Ａｕ系電極であるソース・ドレイン電極
１７との密着性が良好なものであれば良い。
ｉ層２５は、Ｗ層、Ｔａ層、Ｎｉ層、Ｃｒ層、Ｐｄ層、
ＮｉＣｒ層、Ｔｉｗ層、或いは、ＷＳｉ層に置き換えて
も良いものであり、いずれにしてもＡｌとＮとの反応を
抑制し、且つ、その窒化物が良好な導電性を示すもので
あり、さらに、Ａｕ系電極であるソース・ドレイン電極
１７との密着性が良好なものであれば良い。
【００５０】また、上記の実施の形態の説明において
は、導電性バリア層として、ＴｉＷＮ層２６を用いてい
るが、他の窒化物でも良く、さらには、ＴｉＯ、Ｔａ
Ｏ、ＳｒＴｉＯ等の酸化物導電層を用いても良いもので
あり、この場合にはゲート電極１７上に設ける層はＡｌ
の酸化を防止し、且つ、その酸化物が良好な導電性を示
す金属、例えば、Ｔｉ，Ｔａ等であれば良く、また、Ａ
ｕ系配線層２８の下地層もＡｌの酸化を防止し、且つ、
その酸化物が良好な導電性を示すものであり、さらに、
Ａｕ系電極であるソース・ドレイン電極１７との密着性
が良好な金属、例えば、Ｔｉ，Ｔａ等であれば良い。
は、導電性バリア層として、ＴｉＷＮ層２６を用いてい
るが、他の窒化物でも良く、さらには、ＴｉＯ、Ｔａ
Ｏ、ＳｒＴｉＯ等の酸化物導電層を用いても良いもので
あり、この場合にはゲート電極１７上に設ける層はＡｌ
の酸化を防止し、且つ、その酸化物が良好な導電性を示
す金属、例えば、Ｔｉ，Ｔａ等であれば良く、また、Ａ
ｕ系配線層２８の下地層もＡｌの酸化を防止し、且つ、
その酸化物が良好な導電性を示すものであり、さらに、
Ａｕ系電極であるソース・ドレイン電極１７との密着性
が良好な金属、例えば、Ｔｉ，Ｔａ等であれば良い。
【００５１】また、上記の実施の形態の説明において
は、ゲート電極１７としてＡｌを用いているが、Ｃｕ或
いはＳｉ等を混入したＡｌ合金等を用いても良いもので
あり、一方、ソース・ドレイン電極としても最終層がＡ
ｕ或いはＡｕ合金からなる電極であれば良いものであ
る。
は、ゲート電極１７としてＡｌを用いているが、Ｃｕ或
いはＳｉ等を混入したＡｌ合金等を用いても良いもので
あり、一方、ソース・ドレイン電極としても最終層がＡ
ｕ或いはＡｕ合金からなる電極であれば良いものであ
る。
【００５２】また、本発明の実施の形態においてはＨＥ
ＭＴを例として説明しているが、本発明は、ＨＥＭＴに
限られるものではなく、Ａｌ系電極とＡｕ系電極とを同
時に有する半導体装置を対象とするものであり、ＨＢＴ
やＭＥＳＦＥＴにも適用されるものである。
ＭＴを例として説明しているが、本発明は、ＨＥＭＴに
限られるものではなく、Ａｌ系電極とＡｕ系電極とを同
時に有する半導体装置を対象とするものであり、ＨＢＴ
やＭＥＳＦＥＴにも適用されるものである。
【００５３】
【発明の効果】本発明によれば、Ａｌ系電極に対しては
コンタクト抵抗が高くならない程度の厚さのＴｉ層を、
また、Ａｕ系電極に対してはボンディング強度が低下し
ない程度の厚さで、且つ、エッチング残渣が残らない程
度の厚さのＴｉ層を介して、導電性バリア層及びＡｕ層
を設けて接続配線層を形成しているので、化合物半導体
装置の信頼性が向上するとともに、製造歩留りも向上す
る。
コンタクト抵抗が高くならない程度の厚さのＴｉ層を、
また、Ａｕ系電極に対してはボンディング強度が低下し
ない程度の厚さで、且つ、エッチング残渣が残らない程
度の厚さのＴｉ層を介して、導電性バリア層及びＡｕ層
を設けて接続配線層を形成しているので、化合物半導体
装置の信頼性が向上するとともに、製造歩留りも向上す
る。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説
明図である。
明図である。
【図３】本発明の実施の形態の図２以降の製造工程の説
明図である。
明図である。
【図４】従来のＨＥＭＴの製造工程の説明図である。
【図５】Ｔｉ層のコンタクト抵抗の層厚依存性の説明図
である。
である。
【符号の説明】
１ 半導体層
２ Ａｌ系電極
３ Ａｕ系電極
４ Ａｌとの反応を抑止する金属層
５ Ａｌとの反応を抑止する金属層
６ Ａｌとの反応を抑止する金属層
７ 導電性バリア層
８ Ａｕ層
９ Ａｕ系配線層
１１ ｎ型ＡｌＧａＡｓ電子供給層
１２ ｎ+ 型ＧａＡｓキャップ層
１３ 素子分離領域
１４ 開口部
１５ レジストパターン
１６ Ａｕ系導電層
１７ ソース・ドレイン電極
１８ 開口部
１９ レジストパターン
２０ ゲートリセス部
２１ Ａｌ層
２２ Ｔｉ層
２３ ゲート電極
２４ エアーブリッジレジスト
２５ Ｔｉ層
２６ ＴｉＷＮ層
２７ Ａｕ層
２８ Ａｕ系配線層
３１ ｎ型ＡｌＧａＡｓ電子供給層
３２ ｎ+ 型ＧａＡｓキャップ層
３３ 素子分離領域
３４ ソース・ドレイン電極
３５ ゲートリセス部
３６ ゲート電極
３７ エアーブリッジレジスト
３８ Ｔｉ層
３９ ＴｉＷＮ層
４０ Ａｕ層
４１ Ａｕ系配線層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−150064（ＪＰ，Ａ)
特開 昭63−53953（ＪＰ，Ａ)
特開 平９−64050（ＪＰ，Ａ)
特開 平６−252088（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/812
H01L 21/338
H01L 21/28
H01L 29/417
H01L 29/43
Claims (10)
- 【請求項１】 Ａｌを主たる構成要素とするＡｌ系電極
とＡｕを主たる構成要素とするＡｕ系電極とを有すると
ともに、前記Ａｌ系電極及びＡｕ系電極の両者に対し
て、Ａｌとの反応を抑止する金属層及び導電性バリア層
を含むＡｕ系配線層を設けた半導体装置において、前記
Ａｌ系電極と導電性バリア層との間に設けるＡｌとの反
応を抑止する金属層が、前記Ａｌ系電極と整合した形状
の金属層と、厚さが５０〜１００Åで前記導電性バリア
層と整合した形状の金属層とからなるとともに、前記Ａ
ｌ系電極と導電性バリア層との間に設けるＡｌとの反応
を抑止する金属層の厚さが、前記Ａｕ系電極と導電性バ
リア層との間に設けるＡｌとの反応を抑止する金属層の
厚さより厚いことを特徴とする半導体装置。 - 【請求項２】 上記Ａｌ系電極と導電性バリア層との間
に設けるＡｌとの反応を抑止する金属層の厚さが、１０
０Å以上であることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 上記Ａｕ系電極と導電性バリア層との間
に設けるＡｌとの反応を抑止する金属層の厚さが、５０
Å以上であることを特徴とする請求項１または２に記載
の半導体装置。 - 【請求項４】 上記Ａｌ系電極と導電性バリア層との間
に設けるＡｌとの反応を抑止する金属層が、Ａｌの窒化
を防止する金属層であり、且つ、その窒化物が導電性材
料となる程度の導電性を有することを特徴とする請求項
１乃至３のいずれか１項に記載の半導体装置。 - 【請求項５】 上記Ａｌの窒化を防止する金属層が、Ｔ
ｉ，Ｗ，Ｔａ，Ｍｏ，Ｐｄ，Ｎｉ，Ｃｒのいずれかであ
ることを特徴とする請求項４記載の半導体装置。 - 【請求項６】 上記Ａｕ系電極と導電性バリア層との間
に設けるＡｌとの反応を抑止する金属層が、Ａｌの窒化
を防止する金属層であり、且つ、その窒化物が導電性材
料となる程度の導電性を有すると共に、前記Ａｕ系電極
との密着性を強化する金属層であることを特徴とする請
求項１乃至３のいずれか１項に記載の半導体装置。 - 【請求項７】 上記Ａｌの窒化を防止する金属層が、Ｔ
ｉ，Ｗ，Ｔａ，Ｍｏ，Ｐｄ，Ｎｉ，Ｃｒのいずれかであ
ることを特徴とする請求項６記載の半導体装置。 - 【請求項８】 上記Ａｌ系電極及びＡｕ系電極と導電性
バリア層との間に設けるＡｌとの反応を抑止する金属層
が、Ａｌの酸化を防止する金属層であり、且つ、その酸
化物が導電性材料となる程度の導電性を有することを特
徴とする請求項１乃至３のいずれか１項に記載の半導体
装置。 - 【請求項９】 Ａｌを主たる構成要素とするＡｌ系電極
とＡｕを主たる構成要素とするＡｕ系電極とを有する半
導体装置の製造方法において、レジストにＡｌ系電極形
成用開口部を形成したのち、Ａｌ系導電層及びＡｌとの
反応を抑止する金属層を順次堆積させ、レジストを除去
することによりＡｌ系電極／Ａｌとの反応を抑止する金
属層の積層構造電極を形成する工程、レジストにＡｕ系
電極形成用開口部を形成したのち、Ａｕ系導電層を堆積
させ、レジストを除去することによりＡｕ系電極を形成
する工程、レジストに前記Ａｌ系電極／Ａｌとの反応を
抑止する金属層の積層構造電極及び前記Ａｕ系電極に対
する接続用開口部を形成したのち、厚さが５０〜１００
ÅのＡｌとの反応を抑止する金属層、導電性バリア層、
及び、Ａｕ層を順次堆積させてＡｕ系導電層を形成する
工程、及び、前記Ａｕ系導電層をエッチングしてＡｕ系
配線層を形成する工程を有することを特徴とする半導体
装置の製造方法。 - 【請求項１０】 上記Ａｌ系電極／Ａｌとの反応を抑止
する金属層の積層構造電極がＡｌ／Ｔｉ積層電極であ
り、上記Ａｕ系電極がＡｕ・Ｇｅ、Ｎｉ、及び、Ａｕを
順次堆積させたＡｕ・Ｇｅ／Ｎｉ／Ａｕ積層電極であ
り、上記Ａｌとの反応を抑止する金属層がＴｉ層であ
り、また、上記導電性バリア層がＴｉＷＮであることを
特徴とする請求項９記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33138397A JP3379062B2 (ja) | 1997-12-02 | 1997-12-02 | 半導体装置及びその製造方法 |
| US09/203,335 US6011281A (en) | 1997-12-02 | 1998-12-02 | Semiconductor device having an ohmic contact and a Schottky contact, with a barrier layer interposed between the ohmic contact and the Schottky contact |
| US09/440,551 US6146931A (en) | 1997-12-02 | 1999-11-15 | Method of forming a semiconductor device having a barrier layer interposed between the ohmic contact and the schottky contact |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33138397A JP3379062B2 (ja) | 1997-12-02 | 1997-12-02 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11162996A JPH11162996A (ja) | 1999-06-18 |
| JP3379062B2 true JP3379062B2 (ja) | 2003-02-17 |
Family
ID=18243083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33138397A Expired - Lifetime JP3379062B2 (ja) | 1997-12-02 | 1997-12-02 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6011281A (ja) |
| JP (1) | JP3379062B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479843B2 (en) * | 2000-04-27 | 2002-11-12 | Motorola, Inc. | Single supply HFET with temperature compensation |
| US20090029353A1 (en) * | 2003-12-08 | 2009-01-29 | Maki Wusi C | Molecular detector |
| KR100586948B1 (ko) * | 2004-01-19 | 2006-06-07 | 삼성전기주식회사 | 질화물 반도체 발광소자 및 그 제조방법 |
| JP4882236B2 (ja) * | 2004-04-28 | 2012-02-22 | 富士ゼロックス株式会社 | 電極コンタクト構造およびその製造方法 |
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| JP5010939B2 (ja) * | 2007-02-19 | 2012-08-29 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5192163B2 (ja) | 2007-03-23 | 2013-05-08 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
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| US7974119B2 (en) | 2008-07-10 | 2011-07-05 | Seagate Technology Llc | Transmission gate-based spin-transfer torque memory unit |
| US9030867B2 (en) * | 2008-10-20 | 2015-05-12 | Seagate Technology Llc | Bipolar CMOS select device for resistive sense memory |
| US7936580B2 (en) | 2008-10-20 | 2011-05-03 | Seagate Technology Llc | MRAM diode array and access method |
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| US8648426B2 (en) | 2010-12-17 | 2014-02-11 | Seagate Technology Llc | Tunneling transistors |
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| JP2018142562A (ja) * | 2017-02-24 | 2018-09-13 | 株式会社村田製作所 | 半導体装置 |
| CN113793867B (zh) * | 2021-11-16 | 2022-03-01 | 深圳市时代速信科技有限公司 | 一种电极结构及其制作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR950000158B1 (ko) * | 1992-03-28 | 1995-01-10 | 삼성전자 주식회사 | 듀얼게이트금속반도체전계효과트랜지스터및그제조방법 |
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| JPH10150185A (ja) * | 1996-11-20 | 1998-06-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1997
- 1997-12-02 JP JP33138397A patent/JP3379062B2/ja not_active Expired - Lifetime
-
1998
- 1998-12-02 US US09/203,335 patent/US6011281A/en not_active Expired - Lifetime
-
1999
- 1999-11-15 US US09/440,551 patent/US6146931A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6011281A (en) | 2000-01-04 |
| JPH11162996A (ja) | 1999-06-18 |
| US6146931A (en) | 2000-11-14 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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