JPH10125901A - 電界効果トランジスタ，及びその製造方法 - Google Patents
電界効果トランジスタ，及びその製造方法Info
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- JPH10125901A JPH10125901A JP8274592A JP27459296A JPH10125901A JP H10125901 A JPH10125901 A JP H10125901A JP 8274592 A JP8274592 A JP 8274592A JP 27459296 A JP27459296 A JP 27459296A JP H10125901 A JPH10125901 A JP H10125901A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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Abstract
(57)【要約】
【課題】 デバイス特性を低下させることなく、信頼性
を向上させることができる電界効果トランジスタ，及び
その製造方法を提供すること。 【解決手段】 オーミックコンタクト層７に設けられた
開口部１９の底面に露出したｉ−ＡｌＩｎＡｓショット
キコンタクト層６上にゲート電極１０を形成した後、基
板１上の半導体層全体を真空中でアニールして、ショッ
トキコンタクト層６の表面に付着したフッ素を除去し、
開口部１９の底面のショットキコンタクト層６が大気に
触れないように、真空アニール工程に連続して、開口部
１９内に選択的にＡｌ，Ｉｎ，及びＡｓの原子のうちの
３つを同時に含まない半導体材料からなる表面保護膜１
４をエピタキシャル成長させた。
を向上させることができる電界効果トランジスタ，及び
その製造方法を提供すること。 【解決手段】 オーミックコンタクト層７に設けられた
開口部１９の底面に露出したｉ−ＡｌＩｎＡｓショット
キコンタクト層６上にゲート電極１０を形成した後、基
板１上の半導体層全体を真空中でアニールして、ショッ
トキコンタクト層６の表面に付着したフッ素を除去し、
開口部１９の底面のショットキコンタクト層６が大気に
触れないように、真空アニール工程に連続して、開口部
１９内に選択的にＡｌ，Ｉｎ，及びＡｓの原子のうちの
３つを同時に含まない半導体材料からなる表面保護膜１
４をエピタキシャル成長させた。
Description
【０００１】
【発明の属する技術分野】この発明は、電界効果トラン
ジスタ，及びその製造方法に関し、特に、電子供給層と
してｎ型にドーピングされたＡｌＡｓとＩｎＡｓとを同
時に含む混晶半導体層を備えた高電子移動度トランジス
タ等の電界効果トランジスタ，及びその製造方法に関す
るものである。
ジスタ，及びその製造方法に関し、特に、電子供給層と
してｎ型にドーピングされたＡｌＡｓとＩｎＡｓとを同
時に含む混晶半導体層を備えた高電子移動度トランジス
タ等の電界効果トランジスタ，及びその製造方法に関す
るものである。
【０００２】
【従来の技術】図６は従来の高電子移動度トランジスタ
(High electron mobility transistor: 以下、ＨＥＭＴ
と称す）の構造を示す断面図であり、図において、１は
半絶縁性ＩｎＰ基板、２は厚さ約２５００オングストロ
ームのアンドープ（以下、ｉ−と称す）ＡｌＩｎＡｓＡ
ｓバッファ層、３は厚さ約５００オングストロームのｉ
−ＩｎＧａＡｓチャネル層、４は厚さ約２０オングスト
ロームのｉ−ＡｌＩｎＡｓスペーサ層、５はＳｉ等の不
純物が約４×１０18ｃｍ-3の濃度でドープされてなる厚
さ約１００オングストロームのｎ型（以下、ｎ−と称
す）ＡｌＩｎＡｓ電子供給層、６は厚さ約２００オング
ストロームのｉ−ＡｌＩｎＡｓショットキコンタクト層
で、スペーサ層４及びショットキコンタクト層６は必要
に応じて設けないようにしてもよい。７はＳｉ等の不純
物が約４×１０18ｃｍ-3の濃度でドープされてなる厚さ
約５００オングストロームのｎ−ＩｎＧａＡｓオーミッ
クコンタクト層、８は例えばＡｕＧｅ／Ｎｉ／Ａｕ等か
らなるソース電極、９は例えばＡｕＧｅ／Ｎｉ／Ａｕ等
からなるドレイン電極、１０は例えばＴｉ／Ａｌ／Ｍｏ
等からなるゲート電極、１１はＳｉＯＮ等の誘電体材料
からなる誘電体保護膜、１３はチャネル層３の上部に形
成される２次元電子ガスである。
(High electron mobility transistor: 以下、ＨＥＭＴ
と称す）の構造を示す断面図であり、図において、１は
半絶縁性ＩｎＰ基板、２は厚さ約２５００オングストロ
ームのアンドープ（以下、ｉ−と称す）ＡｌＩｎＡｓＡ
ｓバッファ層、３は厚さ約５００オングストロームのｉ
−ＩｎＧａＡｓチャネル層、４は厚さ約２０オングスト
ロームのｉ−ＡｌＩｎＡｓスペーサ層、５はＳｉ等の不
純物が約４×１０18ｃｍ-3の濃度でドープされてなる厚
さ約１００オングストロームのｎ型（以下、ｎ−と称
す）ＡｌＩｎＡｓ電子供給層、６は厚さ約２００オング
ストロームのｉ−ＡｌＩｎＡｓショットキコンタクト層
で、スペーサ層４及びショットキコンタクト層６は必要
に応じて設けないようにしてもよい。７はＳｉ等の不純
物が約４×１０18ｃｍ-3の濃度でドープされてなる厚さ
約５００オングストロームのｎ−ＩｎＧａＡｓオーミッ
クコンタクト層、８は例えばＡｕＧｅ／Ｎｉ／Ａｕ等か
らなるソース電極、９は例えばＡｕＧｅ／Ｎｉ／Ａｕ等
からなるドレイン電極、１０は例えばＴｉ／Ａｌ／Ｍｏ
等からなるゲート電極、１１はＳｉＯＮ等の誘電体材料
からなる誘電体保護膜、１３はチャネル層３の上部に形
成される２次元電子ガスである。
【０００３】次に製造方法について説明する。まず、半
絶縁性ＩｎＰ基板１上に、アンドープＡｌＩｎＡｓバッ
ファ層２、ｉ−ＩｎＧａＡｓチャネル層３、ｉ−ＡｌＩ
ｎＡｓスペーサ層４、ｎ−ＡｌＩｎＡｓ電子供給層５、
ｉ−ＡｌＩｎＡｓショットキコンタクト層６、及びｎ−
ＩｎＧａＡｓオーミックコンタクト層７を順次エピタキ
シャル成長させる。次に、オーミックコンタクト層７上
に、該オーミックコンタクト層７にオーミック接触する
ようなソース電極８及びドレイン電極９を形成する。
絶縁性ＩｎＰ基板１上に、アンドープＡｌＩｎＡｓバッ
ファ層２、ｉ−ＩｎＧａＡｓチャネル層３、ｉ−ＡｌＩ
ｎＡｓスペーサ層４、ｎ−ＡｌＩｎＡｓ電子供給層５、
ｉ−ＡｌＩｎＡｓショットキコンタクト層６、及びｎ−
ＩｎＧａＡｓオーミックコンタクト層７を順次エピタキ
シャル成長させる。次に、オーミックコンタクト層７上
に、該オーミックコンタクト層７にオーミック接触する
ようなソース電極８及びドレイン電極９を形成する。
【０００４】続いて、レジスト（図示せず）をマスクと
して用いて、オーミックコンタクト層７のソース電極８
及びドレイン電極９に挟まれた領域をエッチングにより
除去して、底面にショットキコンタクト層６が露出した
開口部を形成する。続いて、上記レジストを除去した
後、再び、開口部内を覆うようにレジストを形成し、該
レジストのソース電極８及びドレイン電極９のそれぞれ
から等間隔の位置にある領域をパターニングし、ゲート
電極となる材料を基板１の上部全面に蒸着して、レジス
トとともに、このレジスト上のゲート電極材料もリフト
オフして、ショットキコンタクト層６にショットキ接触
するゲート電極１０を形成し、さらに、表面に露出して
いる半導体層を覆うように誘電体保護膜を蒸着等により
形成して、図６に示すようなＨＥＭＴを得る。
して用いて、オーミックコンタクト層７のソース電極８
及びドレイン電極９に挟まれた領域をエッチングにより
除去して、底面にショットキコンタクト層６が露出した
開口部を形成する。続いて、上記レジストを除去した
後、再び、開口部内を覆うようにレジストを形成し、該
レジストのソース電極８及びドレイン電極９のそれぞれ
から等間隔の位置にある領域をパターニングし、ゲート
電極となる材料を基板１の上部全面に蒸着して、レジス
トとともに、このレジスト上のゲート電極材料もリフト
オフして、ショットキコンタクト層６にショットキ接触
するゲート電極１０を形成し、さらに、表面に露出して
いる半導体層を覆うように誘電体保護膜を蒸着等により
形成して、図６に示すようなＨＥＭＴを得る。
【０００５】次に動作について説明する。電子供給層５
の不純物から発生した電子が、チャネル層３側に移動し
てチャネル層３の上部に蓄積され、チャネル層３の上部
に２次元電子ガス１３が形成される。この２次元電子ガ
ス１３がチャネルとなり、ソース電極８とドレイン電極
９との間で電流を流すことが可能となる。このとき、ゲ
ート電極１０に印加するゲート電圧を変化させることに
より、２次元電子ガス１３の電子の濃度を変化させて、
ソース・ドレイン電流を制御することができる。このＨ
ＥＭＴにおいては、電子と不純物が空間的に分離され、
電子の存在する部分には電子の走行の障害となる不純物
が存在しないため、電子は高電子移動度を持つことが可
能となる。
の不純物から発生した電子が、チャネル層３側に移動し
てチャネル層３の上部に蓄積され、チャネル層３の上部
に２次元電子ガス１３が形成される。この２次元電子ガ
ス１３がチャネルとなり、ソース電極８とドレイン電極
９との間で電流を流すことが可能となる。このとき、ゲ
ート電極１０に印加するゲート電圧を変化させることに
より、２次元電子ガス１３の電子の濃度を変化させて、
ソース・ドレイン電流を制御することができる。このＨ
ＥＭＴにおいては、電子と不純物が空間的に分離され、
電子の存在する部分には電子の走行の障害となる不純物
が存在しないため、電子は高電子移動度を持つことが可
能となる。
【０００６】従来のＡｌＩｎＡｓ／ＩｎＧａＡｓＨＥＭ
Ｔは、このように、ＩｎＰ基板上に形成され、電子供給
層にｎ−ＡｌＩｎＡｓ、チャネルにＩｎＧａＡｓを用い
た構造を有しており、材料特性上、高い電子輸送特性を
有しており、優れたデバイス特性が得られるものとなっ
ていた。
Ｔは、このように、ＩｎＰ基板上に形成され、電子供給
層にｎ−ＡｌＩｎＡｓ、チャネルにＩｎＧａＡｓを用い
た構造を有しており、材料特性上、高い電子輸送特性を
有しており、優れたデバイス特性が得られるものとなっ
ていた。
【０００７】しかしながら、このような従来の構造のＨ
ＥＭＴのデバイス特性は経時的な信頼性に乏しく、特に
加速試験として高温通電試験を行うと特性が大きく劣化
する。この原因は、Journal of Electronic Material V
ol.25,No.4,pp685-690に示されているように、熱処理時
に表面からフッ素（Ｆ）が混入し、電子供給層であるｎ
−ＡｌＩｎＡｓ中のドナー不純物を不活性化させること
によることがわかっている。ｎ−ＡｌＩｎＡｓは耐熱性
に乏しく、たとえば３００℃の熱処理を施すとキャリア
濃度は９０％に減少し、さらに、４５０℃の熱処理では
３０％に低下する。この問題についてIII-Ｖ族化合物半
導体の種々の材料に対して詳細に調査した結果が信学技
報 ED95-108,pp35-40 に示されており、これによれば、
フッ素混入によるドナー不活性化現象は、ＡｌＡｓとＩ
ｎＡｓを同時に含む材料で顕著に起こることがわかって
いる。よって、このようなＨＥＭＴの劣化は、オーミッ
クコンタクト層７にゲート電極１０を設けるための開口
部を形成する際や、ゲートリセスを形成する際に、大気
に露出したＡｌＩｎＡｓ層の表面に付着したＦが熱によ
り内部に拡散してｎ−ＡｌＩｎＡｓ電子供給層５のドナ
ーを不活性化することによって起こると考えられる。
ＥＭＴのデバイス特性は経時的な信頼性に乏しく、特に
加速試験として高温通電試験を行うと特性が大きく劣化
する。この原因は、Journal of Electronic Material V
ol.25,No.4,pp685-690に示されているように、熱処理時
に表面からフッ素（Ｆ）が混入し、電子供給層であるｎ
−ＡｌＩｎＡｓ中のドナー不純物を不活性化させること
によることがわかっている。ｎ−ＡｌＩｎＡｓは耐熱性
に乏しく、たとえば３００℃の熱処理を施すとキャリア
濃度は９０％に減少し、さらに、４５０℃の熱処理では
３０％に低下する。この問題についてIII-Ｖ族化合物半
導体の種々の材料に対して詳細に調査した結果が信学技
報 ED95-108,pp35-40 に示されており、これによれば、
フッ素混入によるドナー不活性化現象は、ＡｌＡｓとＩ
ｎＡｓを同時に含む材料で顕著に起こることがわかって
いる。よって、このようなＨＥＭＴの劣化は、オーミッ
クコンタクト層７にゲート電極１０を設けるための開口
部を形成する際や、ゲートリセスを形成する際に、大気
に露出したＡｌＩｎＡｓ層の表面に付着したＦが熱によ
り内部に拡散してｎ−ＡｌＩｎＡｓ電子供給層５のドナ
ーを不活性化することによって起こると考えられる。
【０００８】一方、Extended Abstracts of 5th Intern
ational Conference on Indium Phosphide and Related
Materials(1993)pp.497-500（以下文献１と称す）に
は、ＡｌＡｓとＩｎＡｓとを同時に含まない材料をＡｌ
ＩｎＡｓからなる電子供給層よりも表層側に設置するこ
とによりフッ素の混入を抑制できることが開示されてお
り、ＡｌＩｎＡｓを表面に露出させないようにＡｌＩｎ
Ａｓ以外、例えばＩｎＰやＩｎＧａＰ等の材料をＡｌＩ
ｎＡｓ層上にフッ素混入保護膜として連続的に成長させ
て配置した構造とすることによる耐熱性の向上が報告さ
れている。
ational Conference on Indium Phosphide and Related
Materials(1993)pp.497-500（以下文献１と称す）に
は、ＡｌＡｓとＩｎＡｓとを同時に含まない材料をＡｌ
ＩｎＡｓからなる電子供給層よりも表層側に設置するこ
とによりフッ素の混入を抑制できることが開示されてお
り、ＡｌＩｎＡｓを表面に露出させないようにＡｌＩｎ
Ａｓ以外、例えばＩｎＰやＩｎＧａＰ等の材料をＡｌＩ
ｎＡｓ層上にフッ素混入保護膜として連続的に成長させ
て配置した構造とすることによる耐熱性の向上が報告さ
れている。
【０００９】図７は、上記文献１に記載されている，Ａ
ｌＩｎＡｓ層以外のフッ素混入保護膜を備えた従来の他
の電界効果トランジスタの構造を示す断面図であり、図
において、図６と同一符号は同一又は相当する部分を示
しており、１２は厚さ約５０オングストロームのｎ−Ｉ
ｎＰ又はｎ−ＩｎＧａＰからなるフッ素混入保護膜であ
る。
ｌＩｎＡｓ層以外のフッ素混入保護膜を備えた従来の他
の電界効果トランジスタの構造を示す断面図であり、図
において、図６と同一符号は同一又は相当する部分を示
しており、１２は厚さ約５０オングストロームのｎ−Ｉ
ｎＰ又はｎ−ＩｎＧａＰからなるフッ素混入保護膜であ
る。
【００１０】この従来の他のＨＥＭＴは、上記図６に示
したＨＥＭＴの製造方法において、基板１上にショット
キコンタクト層６をエピタキシャル成長させる工程に連
続してフッ素混入保護膜１２をエピタキシャル成長させ
る工程を加えることにより得られるものであり、このフ
ッ素混入保護膜１２は、ＡｌＡｓとＩｎＡｓとの混晶半
導体層ではないのでフッ素が混入しないとともに、ショ
ットキコンタクト層６上に連続的に成長されるので、シ
ョットキコンタクト層６の表面が大気に露出しないた
め、ＡｌＩｎＡｓショットキコンタクト層６にフッ素が
混入せず、この結果、ｎ−ＡｌＩｎＡｓ電子供給層にフ
ッ素が混入することを防ぐことができる。
したＨＥＭＴの製造方法において、基板１上にショット
キコンタクト層６をエピタキシャル成長させる工程に連
続してフッ素混入保護膜１２をエピタキシャル成長させ
る工程を加えることにより得られるものであり、このフ
ッ素混入保護膜１２は、ＡｌＡｓとＩｎＡｓとの混晶半
導体層ではないのでフッ素が混入しないとともに、ショ
ットキコンタクト層６上に連続的に成長されるので、シ
ョットキコンタクト層６の表面が大気に露出しないた
め、ＡｌＩｎＡｓショットキコンタクト層６にフッ素が
混入せず、この結果、ｎ−ＡｌＩｎＡｓ電子供給層にフ
ッ素が混入することを防ぐことができる。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うなフッ素混入保護膜１２を備えた従来の他のＨＥＭＴ
において、フッ素混入保護膜１２がフッ素混入に対する
保護膜としてほぼ完全な役割を果たすためには、Journa
l of Electronic Material Vol.25,No.4,pp685-690によ
れば、約２０ｎｍ以上の厚さが必要であると考えられ
る。
うなフッ素混入保護膜１２を備えた従来の他のＨＥＭＴ
において、フッ素混入保護膜１２がフッ素混入に対する
保護膜としてほぼ完全な役割を果たすためには、Journa
l of Electronic Material Vol.25,No.4,pp685-690によ
れば、約２０ｎｍ以上の厚さが必要であると考えられ
る。
【００１２】一般にＨＥＭＴのデバイス特性の指標とし
て用いられるパラメータとして相互コンダクタンスｇｍ
があり、これは次式で与えられる。
て用いられるパラメータとして相互コンダクタンスｇｍ
があり、これは次式で与えられる。
【００１３】
【数１】
【００１４】これによると、ＨＥＭＴにおいては、ゲー
ト電極からチャネルまでの距離が短く、ソース抵抗Ｒｓ
が小さいほど良好なデバイス特性が得られることがわか
るが、図７に示すような従来の他のＨＥＭＴにおいて
は、２０ｎｍ以上のフッ素混入保護膜を設置しているた
め、ゲート電極，チャネル間の距離及びソース抵抗Ｒｓ
が大きく増加してしまい、この結果、良好なデバイス特
性が得られないという問題があった。
ト電極からチャネルまでの距離が短く、ソース抵抗Ｒｓ
が小さいほど良好なデバイス特性が得られることがわか
るが、図７に示すような従来の他のＨＥＭＴにおいて
は、２０ｎｍ以上のフッ素混入保護膜を設置しているた
め、ゲート電極，チャネル間の距離及びソース抵抗Ｒｓ
が大きく増加してしまい、この結果、良好なデバイス特
性が得られないという問題があった。
【００１５】このような問題点を解消するためのＨＥＭ
Ｔの製造方法が特開平８−８３９０２号公報（以下文献
２と称す）に開示されている。このＨＥＭＴの製造方法
は、図６に示すＨＥＭＴの製造方法と同様に、半絶縁性
ＩｎＰ基板１上に、ｉ−ＡｌＩｎＡｓバッファ層２、ｉ
−ＩｎＧａＡｓチャネル層３、ｉ−ＡｌＩｎＡｓスペー
サ層４、ｎ−ＡｌＩｎＡｓ電子供給層５、ｉ−ＡｌＩｎ
Ａｓショットキコンタクト層６、及びｎ−ＩｎＧａＡｓ
オーミックコンタクト層７を順次エピタキシャル成長さ
せ、オーミックコンタクト層７上にソース電極８及びド
レイン電極９を形成し、オーミックコンタクト層７に開
口部を形成してｉ−ＡｌＩｎＡｓショットキコンタクト
層６を露出させ、このｉ−ＡｌＩｎＡｓショットキコン
タクト層６上にゲート電極１０を形成した後に、基板１
全体を真空中においてアニールして、開口部内に露出し
ているｉ−ＡｌＩｎＡｓショットキコンタクト層６の表
面からフッ素を除去した後、開口部内に露出しているシ
ョットキコンタクト層６の表面を外気に触れさせること
なく、基板１の上部に露出している半導体層上に誘電体
からなる保護膜１１を形成するようにして、図６に示す
ＨＥＭＴと同様の構造のＨＥＭＴを得るようにしたもの
である。上記文献２に記載されているように、真空アニ
ールを行うことにより、ＡｌＡｓとＩｎＡｓとの混晶半
導体層のフッ素を除去できるので、このＨＥＭＴにおい
ては、ＡｌＩｎＡｓショットキコンタクト層６の表面の
フッ素を除去し、さらに該表面にあらたなフッ素が付着
しないように、誘電体保護膜１１を設けることで、ｎ型
ＡｌＩｎＡｓ電子供給層５へのフッ素の混入を防ぐこと
ができる。
Ｔの製造方法が特開平８−８３９０２号公報（以下文献
２と称す）に開示されている。このＨＥＭＴの製造方法
は、図６に示すＨＥＭＴの製造方法と同様に、半絶縁性
ＩｎＰ基板１上に、ｉ−ＡｌＩｎＡｓバッファ層２、ｉ
−ＩｎＧａＡｓチャネル層３、ｉ−ＡｌＩｎＡｓスペー
サ層４、ｎ−ＡｌＩｎＡｓ電子供給層５、ｉ−ＡｌＩｎ
Ａｓショットキコンタクト層６、及びｎ−ＩｎＧａＡｓ
オーミックコンタクト層７を順次エピタキシャル成長さ
せ、オーミックコンタクト層７上にソース電極８及びド
レイン電極９を形成し、オーミックコンタクト層７に開
口部を形成してｉ−ＡｌＩｎＡｓショットキコンタクト
層６を露出させ、このｉ−ＡｌＩｎＡｓショットキコン
タクト層６上にゲート電極１０を形成した後に、基板１
全体を真空中においてアニールして、開口部内に露出し
ているｉ−ＡｌＩｎＡｓショットキコンタクト層６の表
面からフッ素を除去した後、開口部内に露出しているシ
ョットキコンタクト層６の表面を外気に触れさせること
なく、基板１の上部に露出している半導体層上に誘電体
からなる保護膜１１を形成するようにして、図６に示す
ＨＥＭＴと同様の構造のＨＥＭＴを得るようにしたもの
である。上記文献２に記載されているように、真空アニ
ールを行うことにより、ＡｌＡｓとＩｎＡｓとの混晶半
導体層のフッ素を除去できるので、このＨＥＭＴにおい
ては、ＡｌＩｎＡｓショットキコンタクト層６の表面の
フッ素を除去し、さらに該表面にあらたなフッ素が付着
しないように、誘電体保護膜１１を設けることで、ｎ型
ＡｌＩｎＡｓ電子供給層５へのフッ素の混入を防ぐこと
ができる。
【００１６】しかしながら、一般に、誘電体保護膜の材
料としてはＳｉＯＮ，ＳｉＮ等が用いられ、これらの製
造にはプラズマＣＶＤが用いられるため、ＡｌＩｎＡｓ
ショットキコンタクト層６の表面がプラズマにさらされ
る結果として、ＡｌＩｎＡｓショットキコンタクト層６
の表面にダメージが入る可能性がある。このようなダメ
ージが入ると、表面準位が形成されてしまい、リーク電
流の増加、ゲート耐圧の不良、特性のドリフト等の不都
合が生じてしまい、デバイス特性が劣化するという問題
があった。
料としてはＳｉＯＮ，ＳｉＮ等が用いられ、これらの製
造にはプラズマＣＶＤが用いられるため、ＡｌＩｎＡｓ
ショットキコンタクト層６の表面がプラズマにさらされ
る結果として、ＡｌＩｎＡｓショットキコンタクト層６
の表面にダメージが入る可能性がある。このようなダメ
ージが入ると、表面準位が形成されてしまい、リーク電
流の増加、ゲート耐圧の不良、特性のドリフト等の不都
合が生じてしまい、デバイス特性が劣化するという問題
があった。
【００１７】また、このようなプラズマに起因して発生
する問題点を避けるために、プラズマＣＶＤのデボジッ
ト温度を３００℃以下の比較的に低い温度で行った場合
には、プラズマの影響は少なくなるが、誘電体の膜質が
悪くなり、表面保護膜に対する，大気からの新たなフッ
素の混入を防ぐことが困難なものとなってしまう。
する問題点を避けるために、プラズマＣＶＤのデボジッ
ト温度を３００℃以下の比較的に低い温度で行った場合
には、プラズマの影響は少なくなるが、誘電体の膜質が
悪くなり、表面保護膜に対する，大気からの新たなフッ
素の混入を防ぐことが困難なものとなってしまう。
【００１８】また、このような誘電体保護膜だけでフッ
素の混入を防ぐ場合には、特にＡｌＩｎＡｓショットキ
コンタクト層６の表面の保護膜に、ある程度の厚さが必
要となるが、誘電体保護膜を特にＡｌＩｎＡｓショット
キコンタクト層６上のみに選択的に形成することが困難
であるため、ショットキコンタクト層６上の厚さのみを
厚くすることができず、結果的には基板１の全面に厚さ
の厚い誘電体保護膜を形成することになり、このように
誘電体保護膜の厚さが厚くなると保護膜の基板１にかか
るストレスが大きくなって、基板１が極端に反ってしま
い、製造プロセスを安定して行えなくなったり、膜が剥
がれたりして、良好な品質のＨＥＭＴが得られなくなる
といった問題があった。
素の混入を防ぐ場合には、特にＡｌＩｎＡｓショットキ
コンタクト層６の表面の保護膜に、ある程度の厚さが必
要となるが、誘電体保護膜を特にＡｌＩｎＡｓショット
キコンタクト層６上のみに選択的に形成することが困難
であるため、ショットキコンタクト層６上の厚さのみを
厚くすることができず、結果的には基板１の全面に厚さ
の厚い誘電体保護膜を形成することになり、このように
誘電体保護膜の厚さが厚くなると保護膜の基板１にかか
るストレスが大きくなって、基板１が極端に反ってしま
い、製造プロセスを安定して行えなくなったり、膜が剥
がれたりして、良好な品質のＨＥＭＴが得られなくなる
といった問題があった。
【００１９】この発明は上記のような問題点を解消する
ためになされたものであり、デバイス特性を低下させる
ことなく、信頼性を向上させることができる電界効果ト
ランジスタ，及びその製造方法を提供することを目的と
する。
ためになされたものであり、デバイス特性を低下させる
ことなく、信頼性を向上させることができる電界効果ト
ランジスタ，及びその製造方法を提供することを目的と
する。
【００２０】
【課題を解決するための手段】この発明に係る電界効果
トランジスタは、半絶縁性III-Ｖ族化合物半導体基板
と、該基板上に配置されたチャネル層と、該チャネル層
上に配置された、ｎ型不純物を有するＡｌＡｓとＩｎＡ
ｓとを含む混晶化合物半導体層からなる電子供給層と、
該電子供給層上に配置されたｎ型不純物を高濃度に含む
オーミックコンタクト層と、該オーミックコンタクト層
上にオーミック接触するよう配置されたソース電極及び
ドレイン電極と、上記オーミックコンタクト層の上記ソ
ース電極とドレイン電極とに挟まれた領域に形成され
た、該オーミックコンタクト層の厚さよりも深い深さを
有する開口部と、該開口部の底面の一部領域上にショッ
トキ接触するよう配置されたゲート電極と、上記開口部
の底面の、上記ゲート電極が形成されている領域以外の
領域全面に配置された、Ａｌ，Ｉｎ，及びＡｓの原子の
うちの３つを同時に含まない半導体材料からなる表面保
護膜とを備えるようにしたものである。
トランジスタは、半絶縁性III-Ｖ族化合物半導体基板
と、該基板上に配置されたチャネル層と、該チャネル層
上に配置された、ｎ型不純物を有するＡｌＡｓとＩｎＡ
ｓとを含む混晶化合物半導体層からなる電子供給層と、
該電子供給層上に配置されたｎ型不純物を高濃度に含む
オーミックコンタクト層と、該オーミックコンタクト層
上にオーミック接触するよう配置されたソース電極及び
ドレイン電極と、上記オーミックコンタクト層の上記ソ
ース電極とドレイン電極とに挟まれた領域に形成され
た、該オーミックコンタクト層の厚さよりも深い深さを
有する開口部と、該開口部の底面の一部領域上にショッ
トキ接触するよう配置されたゲート電極と、上記開口部
の底面の、上記ゲート電極が形成されている領域以外の
領域全面に配置された、Ａｌ，Ｉｎ，及びＡｓの原子の
うちの３つを同時に含まない半導体材料からなる表面保
護膜とを備えるようにしたものである。
【００２１】また、上記電界効果トランジスタにおい
て、上記開口部の底面にはゲートリセスが設けられてお
り、上記ゲート電極は、該ゲートリセスの底面上に配置
されているようにしたものである。
て、上記開口部の底面にはゲートリセスが設けられてお
り、上記ゲート電極は、該ゲートリセスの底面上に配置
されているようにしたものである。
【００２２】また、この発明に係る電界効果トランジス
タは、半絶縁性III-Ｖ族化合物半導体基板と、該基板上
に配置されたチャネル層と、該チャネル層上に配置され
た、ｎ型不純物を有するＡｌＡｓとＩｎＡｓとを含む混
晶化合物半導体層からなる電子供給層と、該電子供給層
上に配置されたｎ型不純物を高濃度に含むオーミックコ
ンタクト層と、該オーミックコンタクト層上にオーミッ
ク接触するよう配置されたソース電極及びドレイン電極
と、上記オーミックコンタクト層の上記ソース電極とド
レイン電極とに挟まれた領域に形成された、該オーミッ
クコンタクト層の厚さよりも深い深さを有する開口部
と、該開口部の底面全面に配置された、Ａｌ，Ｉｎ，及
びＡｓの原子のうちの３つを同時に含まない半導体材料
からなる表面保護膜と、該保護膜の一部領域上にショッ
トキ接触するよう配置されたゲート電極とを備えるよう
にしたものである。
タは、半絶縁性III-Ｖ族化合物半導体基板と、該基板上
に配置されたチャネル層と、該チャネル層上に配置され
た、ｎ型不純物を有するＡｌＡｓとＩｎＡｓとを含む混
晶化合物半導体層からなる電子供給層と、該電子供給層
上に配置されたｎ型不純物を高濃度に含むオーミックコ
ンタクト層と、該オーミックコンタクト層上にオーミッ
ク接触するよう配置されたソース電極及びドレイン電極
と、上記オーミックコンタクト層の上記ソース電極とド
レイン電極とに挟まれた領域に形成された、該オーミッ
クコンタクト層の厚さよりも深い深さを有する開口部
と、該開口部の底面全面に配置された、Ａｌ，Ｉｎ，及
びＡｓの原子のうちの３つを同時に含まない半導体材料
からなる表面保護膜と、該保護膜の一部領域上にショッ
トキ接触するよう配置されたゲート電極とを備えるよう
にしたものである。
【００２３】また、上記電界効果トランジスタにおい
て、上記III-Ｖ族化合物半導体基板をＩｎＰ基板とした
ものである。
て、上記III-Ｖ族化合物半導体基板をＩｎＰ基板とした
ものである。
【００２４】また、この発明に係る電界効果トランジス
タの製造方法は、半絶縁性III-Ｖ族半導体基板上に、チ
ャネル層、ｎ型不純物を有するＡｌＡｓとＩｎＡｓとを
含む混晶化合物半導体層からなる電子供給層、及びｎ型
不純物を高濃度に含むオーミックコンタクト層を順次結
晶成長させる工程と、該オーミックコンタクト層上にオ
ーミック接触するようソース電極及びドレイン電極を形
成する工程と、上記オーミックコンタクト層の上記ソー
ス電極とドレイン電極とに挟まれた領域に、該オーミッ
クコンタクト層の厚さよりも深い深さを有する開口部を
形成する工程と、該開口部の底面の一部領域上にショッ
トキ接触するようゲート電極を形成する工程と、上記開
口部の底面を真空中でアニールする工程と、該アニール
工程に連続して、上記開口部の底面が大気に触れない状
態を維持したまま、上記開口部の底面の、上記ゲート電
極が形成されている領域以外の領域全面に、Ａｌ，Ｉ
ｎ，及びＡｓの原子のうちの３つを同時に含まない半導
体材料からなる表面保護膜を形成する工程とを備えるよ
うにしたものである。
タの製造方法は、半絶縁性III-Ｖ族半導体基板上に、チ
ャネル層、ｎ型不純物を有するＡｌＡｓとＩｎＡｓとを
含む混晶化合物半導体層からなる電子供給層、及びｎ型
不純物を高濃度に含むオーミックコンタクト層を順次結
晶成長させる工程と、該オーミックコンタクト層上にオ
ーミック接触するようソース電極及びドレイン電極を形
成する工程と、上記オーミックコンタクト層の上記ソー
ス電極とドレイン電極とに挟まれた領域に、該オーミッ
クコンタクト層の厚さよりも深い深さを有する開口部を
形成する工程と、該開口部の底面の一部領域上にショッ
トキ接触するようゲート電極を形成する工程と、上記開
口部の底面を真空中でアニールする工程と、該アニール
工程に連続して、上記開口部の底面が大気に触れない状
態を維持したまま、上記開口部の底面の、上記ゲート電
極が形成されている領域以外の領域全面に、Ａｌ，Ｉ
ｎ，及びＡｓの原子のうちの３つを同時に含まない半導
体材料からなる表面保護膜を形成する工程とを備えるよ
うにしたものである。
【００２５】また、上記電界効果トランジスタの製造方
法において、上記オーミックコンタクト層に開口部を形
成する工程の後、上記開口部の底面にゲートリセスを形
成する工程を備え、上記ゲート電極を、該ゲートリセス
の底面上に形成するようにしたものである。
法において、上記オーミックコンタクト層に開口部を形
成する工程の後、上記開口部の底面にゲートリセスを形
成する工程を備え、上記ゲート電極を、該ゲートリセス
の底面上に形成するようにしたものである。
【００２６】また、この発明に係る電界効果トランジス
タの製造方法は、半絶縁性III-Ｖ族化合物半導体基板上
に、チャネル層、ｎ型不純物を有するＡｌＡｓとＩｎＡ
ｓとを含む混晶化合物半導体層からなる電子供給層、及
びｎ型不純物を高濃度に含むオーミックコンタクト層を
順次結晶成長させる工程と、該オーミックコンタクト層
上にオーミック接触するようソース電極及びドレイン電
極を形成する工程と、上記オーミックコンタクト層の上
記ソース電極とドレイン電極とに挟まれた領域に、該オ
ーミックコンタクト層の厚さよりも深い深さを有する開
口部を形成する工程と、上記開口部の底面を真空中でア
ニールする工程と、該アニール工程に連続して、上記開
口部の底面が外気に触れない状態を維持したまま、上記
開口部の底面全面に、Ａｌ，Ｉｎ，及びＡｓの原子のう
ちの３つを同時に含まない半導体材料からなる表面保護
膜を形成する工程と、該開口部の底面の一部領域上にシ
ョットキ接触するようゲート電極を形成する工程とを備
えるようにしたものである。
タの製造方法は、半絶縁性III-Ｖ族化合物半導体基板上
に、チャネル層、ｎ型不純物を有するＡｌＡｓとＩｎＡ
ｓとを含む混晶化合物半導体層からなる電子供給層、及
びｎ型不純物を高濃度に含むオーミックコンタクト層を
順次結晶成長させる工程と、該オーミックコンタクト層
上にオーミック接触するようソース電極及びドレイン電
極を形成する工程と、上記オーミックコンタクト層の上
記ソース電極とドレイン電極とに挟まれた領域に、該オ
ーミックコンタクト層の厚さよりも深い深さを有する開
口部を形成する工程と、上記開口部の底面を真空中でア
ニールする工程と、該アニール工程に連続して、上記開
口部の底面が外気に触れない状態を維持したまま、上記
開口部の底面全面に、Ａｌ，Ｉｎ，及びＡｓの原子のう
ちの３つを同時に含まない半導体材料からなる表面保護
膜を形成する工程と、該開口部の底面の一部領域上にシ
ョットキ接触するようゲート電極を形成する工程とを備
えるようにしたものである。
【００２７】また、この発明に係る電界効果トランジス
タの製造方法は、半絶縁性III-Ｖ族化合物半導体基板上
に、チャネル層、ｎ型不純物を有するＡｌＡｓとＩｎＡ
ｓとを含む混晶化合物半導体層からなる電子供給層、及
びｎ型不純物を高濃度に含むオーミックコンタクト層を
順次結晶成長させる工程と、該オーミックコンタクト層
上にオーミック接触するようソース電極及びドレイン電
極を形成する工程と、上記オーミックコンタクト層の上
記ソース電極とドレイン電極とに挟まれた領域に、該オ
ーミックコンタクト層の厚さよりも深い深さを有する第
１の開口部を形成する工程と、上記第１の開口部の底面
を真空中でアニールする工程と、該アニール工程に連続
して、上記第１の開口部の底面が外気に触れない状態を
維持したまま、上記第１の開口部の底面全面に、Ａｌ，
Ｉｎ，及びＡｓの原子のうちの３つを同時に含まない半
導体材料からなる表面保護膜を形成する工程と、上記表
面保護膜の一部領域に、上記第１の開口部の底面に達す
る深さを有する第２の開口部を設ける工程と、上記第２
の開口部の底面を真空中でアニールする工程と、該真空
アニール工程に連続して、上記第２の開口部の底面が外
気に触れない状態を維持したまま、上記第２の開口部の
底面上にショットキ接触するようゲート電極を形成する
工程とを備えるようにしたものである。
タの製造方法は、半絶縁性III-Ｖ族化合物半導体基板上
に、チャネル層、ｎ型不純物を有するＡｌＡｓとＩｎＡ
ｓとを含む混晶化合物半導体層からなる電子供給層、及
びｎ型不純物を高濃度に含むオーミックコンタクト層を
順次結晶成長させる工程と、該オーミックコンタクト層
上にオーミック接触するようソース電極及びドレイン電
極を形成する工程と、上記オーミックコンタクト層の上
記ソース電極とドレイン電極とに挟まれた領域に、該オ
ーミックコンタクト層の厚さよりも深い深さを有する第
１の開口部を形成する工程と、上記第１の開口部の底面
を真空中でアニールする工程と、該アニール工程に連続
して、上記第１の開口部の底面が外気に触れない状態を
維持したまま、上記第１の開口部の底面全面に、Ａｌ，
Ｉｎ，及びＡｓの原子のうちの３つを同時に含まない半
導体材料からなる表面保護膜を形成する工程と、上記表
面保護膜の一部領域に、上記第１の開口部の底面に達す
る深さを有する第２の開口部を設ける工程と、上記第２
の開口部の底面を真空中でアニールする工程と、該真空
アニール工程に連続して、上記第２の開口部の底面が外
気に触れない状態を維持したまま、上記第２の開口部の
底面上にショットキ接触するようゲート電極を形成する
工程とを備えるようにしたものである。
【００２８】また、上記電界効果トランジスタの製造方
法において、上記III-Ｖ族化合物半導体基板をＩｎＰ基
板としたものである。
法において、上記III-Ｖ族化合物半導体基板をＩｎＰ基
板としたものである。
【００２９】
実施の形態１．図１は本発明の実施の形態１に係るＨＥ
ＭＴの構造を示す断面図であり、図において、１は半絶
縁性ＩｎＰ基板、２は半絶縁性基板１上に形成され、該
基板１に電流が流れるのを防止する厚さ約２５００オン
グストロームの高抵抗アンドープ（以下、ｉ−と称す）
ＡｌＩｎＡｓバッファ層、３は電子が走行する厚さ約５
００オングストロームのｉ−ＩｎＧａＡｓチャネル層、
４は厚さ約２０オングストロームのｉ−ＡｌＩｎＡｓス
ペーサ層、５はチャネル層３に電子を供給するためのＳ
ｉ等の不純物が約４×１０18ｃｍ-3の濃度でドープされ
てなる厚さ約１００オングストロームのｎ型（以下、ｎ
−と称す）ＡｌＩｎＡｓ電子供給層、６は厚さ約２００
オングストロームのｉ−ＡｌＩｎＡｓショットキコンタ
クト層である。スペーサ層４は電子供給層５からの不純
物の侵入等を防止するために設けられており、スペーサ
層４及びショットキコンタクト層６は必要に応じて設け
ないようにしてもよい。７はソース電極，及びドレイン
電極とオーミックコンタクトをとるための、Ｓｉ等の不
純物が約４×１０18ｃｍ-3の濃度でドープされてなる厚
さ約５００オングストロームのｎ−ＩｎＧａＡｓオーミ
ックコンタクト層、８及び９はオーミックコンタクト層
７とオーミック接触するソース電極及びドレイン電極
で、材料としてはこの実施の形態１においては特にＷＳ
ｉやＭｏ／Ａｌ／Ｍｏ等の高融点金属が好ましい。１０
はソース・ドレイン電流を制御するためのゲート電極
で、材料としてはＷＳｉやＭｏ／Ａｌ／Ｍｏ等の高融点
金属が好ましい。１４はＨＥＭＴの表面からのフッ素の
混入を防止するためのＡｌ，Ｉｎ，及びＡｓの原子のう
ちの３つを同時に含まない半導体材料からなる表面保護
膜で、例えばＩｎＧａＰが用いられている。また他の材
料としてはＩｎＰ，ＩｎＧａＡｓやＩｎＧａＡｓＰ等が
挙げられる。１１はＳｉＯＮ等の誘電体材料からなる誘
電体保護膜、１５はゲートリセス、１３はチャネル層３
の上部に形成される２次元電子ガスである。
ＭＴの構造を示す断面図であり、図において、１は半絶
縁性ＩｎＰ基板、２は半絶縁性基板１上に形成され、該
基板１に電流が流れるのを防止する厚さ約２５００オン
グストロームの高抵抗アンドープ（以下、ｉ−と称す）
ＡｌＩｎＡｓバッファ層、３は電子が走行する厚さ約５
００オングストロームのｉ−ＩｎＧａＡｓチャネル層、
４は厚さ約２０オングストロームのｉ−ＡｌＩｎＡｓス
ペーサ層、５はチャネル層３に電子を供給するためのＳ
ｉ等の不純物が約４×１０18ｃｍ-3の濃度でドープされ
てなる厚さ約１００オングストロームのｎ型（以下、ｎ
−と称す）ＡｌＩｎＡｓ電子供給層、６は厚さ約２００
オングストロームのｉ−ＡｌＩｎＡｓショットキコンタ
クト層である。スペーサ層４は電子供給層５からの不純
物の侵入等を防止するために設けられており、スペーサ
層４及びショットキコンタクト層６は必要に応じて設け
ないようにしてもよい。７はソース電極，及びドレイン
電極とオーミックコンタクトをとるための、Ｓｉ等の不
純物が約４×１０18ｃｍ-3の濃度でドープされてなる厚
さ約５００オングストロームのｎ−ＩｎＧａＡｓオーミ
ックコンタクト層、８及び９はオーミックコンタクト層
７とオーミック接触するソース電極及びドレイン電極
で、材料としてはこの実施の形態１においては特にＷＳ
ｉやＭｏ／Ａｌ／Ｍｏ等の高融点金属が好ましい。１０
はソース・ドレイン電流を制御するためのゲート電極
で、材料としてはＷＳｉやＭｏ／Ａｌ／Ｍｏ等の高融点
金属が好ましい。１４はＨＥＭＴの表面からのフッ素の
混入を防止するためのＡｌ，Ｉｎ，及びＡｓの原子のう
ちの３つを同時に含まない半導体材料からなる表面保護
膜で、例えばＩｎＧａＰが用いられている。また他の材
料としてはＩｎＰ，ＩｎＧａＡｓやＩｎＧａＡｓＰ等が
挙げられる。１１はＳｉＯＮ等の誘電体材料からなる誘
電体保護膜、１５はゲートリセス、１３はチャネル層３
の上部に形成される２次元電子ガスである。
【００３０】また、図２は本発明の実施の形態１に係る
ＨＥＭＴの製造方法を示す断面工程図であり、図におい
て、図１と同一符号は同一又は相当する部分を示してお
り、１６はフォトレジスト、１７はＥＢ(Electron Bea
m) レジスト、１８はフォトレジスト、１９は開口部、
２０は誘電体膜からなるマスクである。
ＨＥＭＴの製造方法を示す断面工程図であり、図におい
て、図１と同一符号は同一又は相当する部分を示してお
り、１６はフォトレジスト、１７はＥＢ(Electron Bea
m) レジスト、１８はフォトレジスト、１９は開口部、
２０は誘電体膜からなるマスクである。
【００３１】次に製造方法について図２を用いて説明す
る。まず、図２(a) に示すように、半絶縁性ＩｎＰ基板
１上に、アンドープＡｌＩｎＡｓバッファ層２、ｉ−Ｉ
ｎＧａＡｓチャネル層３、ｉ−ＡｌＩｎＡｓスペーサ層
４、ｎ−ＡｌＩｎＡｓ電子供給層５、ｉ−ＡｌＩｎＡｓ
ショットキコンタクト層６、及びｎ−ＩｎＧａＡｓオー
ミックコンタクト層７を順次、ＭＢＥ(Molecular Beam
Epitaxy)またはＭＯＣＶＤ(Metal-Organic Chemical Va
por Depsition)によりエピタキシャル成長させる。
る。まず、図２(a) に示すように、半絶縁性ＩｎＰ基板
１上に、アンドープＡｌＩｎＡｓバッファ層２、ｉ−Ｉ
ｎＧａＡｓチャネル層３、ｉ−ＡｌＩｎＡｓスペーサ層
４、ｎ−ＡｌＩｎＡｓ電子供給層５、ｉ−ＡｌＩｎＡｓ
ショットキコンタクト層６、及びｎ−ＩｎＧａＡｓオー
ミックコンタクト層７を順次、ＭＢＥ(Molecular Beam
Epitaxy)またはＭＯＣＶＤ(Metal-Organic Chemical Va
por Depsition)によりエピタキシャル成長させる。
【００３２】次に、図２(b) に示すように、オーミック
コンタクト層７上に、該オーミックコンタクト層７にオ
ーミック接触するようなソース電極８及びドレイン電極
９を形成し、フォトレジスト１６をマスクとして用い
て、オーミックコンタクト層７のソース電極８及びドレ
イン電極９に挟まれた領域をエッチングにより除去し
て、底面にショットキコンタクト層６が露出した開口部
１９を形成する。続いて、上記フォトレジスト１６を除
去した後、再び、開口部１９内を覆うようにＥＢレジス
ト１７及びフォトレジスト１８を形成する。次に、フォ
トレジスト１８のソース電極８及びドレイン電極９のそ
れぞれから等間隔の位置にある領域を通常の露光を用い
てパターニングし、さらに、電子ビーム露光を用いて、
このフォトレジスト１８のパターニングした部分の中央
部分のＥＢレジスト１７をパターニングする（図２1
(c)) 。次に、このフォトレジスト１８とＥＢレジスト
１７をマスクとして開口部１９の底面に露出しているｉ
−ＡｌＩｎＡｓショットキコンタクト層６をエッチング
してゲートリセス１５を形成する。なお、ゲートリセス
１５は必要に応じて設けないようにしてもよい。さら
に、フォトレジスト１８とＥＢレジスト１７とをマスク
とし、ゲート電極となる材料を基板１の上部全面に蒸着
した後、フォトレジスト１８とＥＢレジスト１７ととも
に、このレジスト１８，１９上のゲート電極材料もリフ
トオフして、ショットキコンタクト層６にショットキ接
触するゲート電極１０を形成する（図２(d))。
コンタクト層７上に、該オーミックコンタクト層７にオ
ーミック接触するようなソース電極８及びドレイン電極
９を形成し、フォトレジスト１６をマスクとして用い
て、オーミックコンタクト層７のソース電極８及びドレ
イン電極９に挟まれた領域をエッチングにより除去し
て、底面にショットキコンタクト層６が露出した開口部
１９を形成する。続いて、上記フォトレジスト１６を除
去した後、再び、開口部１９内を覆うようにＥＢレジス
ト１７及びフォトレジスト１８を形成する。次に、フォ
トレジスト１８のソース電極８及びドレイン電極９のそ
れぞれから等間隔の位置にある領域を通常の露光を用い
てパターニングし、さらに、電子ビーム露光を用いて、
このフォトレジスト１８のパターニングした部分の中央
部分のＥＢレジスト１７をパターニングする（図２1
(c)) 。次に、このフォトレジスト１８とＥＢレジスト
１７をマスクとして開口部１９の底面に露出しているｉ
−ＡｌＩｎＡｓショットキコンタクト層６をエッチング
してゲートリセス１５を形成する。なお、ゲートリセス
１５は必要に応じて設けないようにしてもよい。さら
に、フォトレジスト１８とＥＢレジスト１７とをマスク
とし、ゲート電極となる材料を基板１の上部全面に蒸着
した後、フォトレジスト１８とＥＢレジスト１７ととも
に、このレジスト１８，１９上のゲート電極材料もリフ
トオフして、ショットキコンタクト層６にショットキ接
触するゲート電極１０を形成する（図２(d))。
【００３３】ここで、上述した特開平８−８３９０２号
公報やApplied physics letters,Vol.66,No.7,pp.863-8
65に記載されているように、ＡｌＩｎＡｓ表面にはＦが
吸着しており、このＦが真空アニールすることで除去さ
れることがこれまでに分かっているので、基板１の上部
全面に誘電体膜２０を形成し、この誘電体膜の開口部１
９上の領域を選択的にエッチング等により除去して、誘
電体マスク２０を形成した後、この基板１上に形成され
た半導体層全体を真空中でアニールして、ｉ−ＡｌＩｎ
Ａｓショットキコンタクト層６の表面に付着したフッ素
を除去する（図２(e))。この真空アニールによるフッ素
の除去は４００℃の温度で１０分程度が好ましい。続い
て、この開口部１９の底面に露出したｉ−ＡｌＩｎＡｓ
ショットキコンタクト層６が大気に触れないように、上
記真空アニール工程に連続して、開口部１９内に露出し
たｉ−ＡｌＩｎＡｓショットキコンタクト層６を含む半
導体層上に選択的に表面保護膜１４をエピタキシャル成
長させる（図２(f))。その後、誘電体マスク２０を除去
した後、基板１の上部に露出している半導体層を覆うよ
うに誘電体保護膜１１を蒸着等により形成して、図１に
示すようなＨＥＭＴを得る。
公報やApplied physics letters,Vol.66,No.7,pp.863-8
65に記載されているように、ＡｌＩｎＡｓ表面にはＦが
吸着しており、このＦが真空アニールすることで除去さ
れることがこれまでに分かっているので、基板１の上部
全面に誘電体膜２０を形成し、この誘電体膜の開口部１
９上の領域を選択的にエッチング等により除去して、誘
電体マスク２０を形成した後、この基板１上に形成され
た半導体層全体を真空中でアニールして、ｉ−ＡｌＩｎ
Ａｓショットキコンタクト層６の表面に付着したフッ素
を除去する（図２(e))。この真空アニールによるフッ素
の除去は４００℃の温度で１０分程度が好ましい。続い
て、この開口部１９の底面に露出したｉ−ＡｌＩｎＡｓ
ショットキコンタクト層６が大気に触れないように、上
記真空アニール工程に連続して、開口部１９内に露出し
たｉ−ＡｌＩｎＡｓショットキコンタクト層６を含む半
導体層上に選択的に表面保護膜１４をエピタキシャル成
長させる（図２(f))。その後、誘電体マスク２０を除去
した後、基板１の上部に露出している半導体層を覆うよ
うに誘電体保護膜１１を蒸着等により形成して、図１に
示すようなＨＥＭＴを得る。
【００３４】次に動作について説明する。電子供給層５
の不純物から発生した電子が、チャネル層３側に移動し
てチャネル層３の上部に蓄積され、チャネル層３の上部
に２次元電子ガス１３が形成される。この２次元電子ガ
スがチャネルとなり、ソース電極８とドレイン電極９と
の間で電流を流すことが可能となる。このとき、ゲート
電極１０に印加するゲート電圧を変化させることによ
り、２次元電子ガスの電子の濃度を変化させて、ソース
・ドレイン電流を制御することができる。このＨＥＭＴ
においては、電子と不純物が空間的に分離され、電子の
存在する部分には電子の走行の障害となる不純物が存在
しないため、電子は高電子移動度を持つことが可能とな
る。
の不純物から発生した電子が、チャネル層３側に移動し
てチャネル層３の上部に蓄積され、チャネル層３の上部
に２次元電子ガス１３が形成される。この２次元電子ガ
スがチャネルとなり、ソース電極８とドレイン電極９と
の間で電流を流すことが可能となる。このとき、ゲート
電極１０に印加するゲート電圧を変化させることによ
り、２次元電子ガスの電子の濃度を変化させて、ソース
・ドレイン電流を制御することができる。このＨＥＭＴ
においては、電子と不純物が空間的に分離され、電子の
存在する部分には電子の走行の障害となる不純物が存在
しないため、電子は高電子移動度を持つことが可能とな
る。
【００３５】本実施の形態１に係るＨＥＭＴにおいて
は、ゲート電極１０を形成するための開口部１９内に露
出したＡｌＩｎＡｓショットキコンタクト層６の表面の
みに、フッ素を除去した後に、フッ素が混入しないＡ
ｌ，Ｉｎ，及びＡｓの原子のうちの３つを同時に含まな
い半導体材料からなる表面保護膜１４を形成している。
このため、ＡｌＩｎＡｓショットキコンタクト層６の表
面からｎ−ＡｌＩｎＡｓ電子供給層５へのフッ素の混入
が防げるとともに、ゲート電極１０の下に表面保護層１
４が存在していないため、図７に示す従来の他のＨＥＭ
Ｔのように、ショットキコンタクト層６上全面にＩｎＰ
やＩｎＧａＰ等のフッ素混入保護膜を形成した場合と比
較して、ゲート，チャネル間の距離を増大させることな
くＡｌＩｎＡｓからなるショットキコンタクト層６の表
面をフッ素から保護できるとともに、ソース電極８，及
びドレイン電極９とチャネル層３との間に余分な抵抗層
が存在しないため、ソース抵抗の増大も皆無であること
から、デバイス特性を損なうことなく表面を保護するこ
とができる。さらに、表面保護層１４の厚さによるデバ
イス特性の低下を危惧する必要がなくなるため、表面保
護層の厚さを、フッ素の混入を保護するために十分な厚
さ、例えば数十ｎｍ程度の厚さとすることが容易に可能
となるため、表面保護層としての効果も絶大となり、デ
バイスの信頼性を向上させることができる。
は、ゲート電極１０を形成するための開口部１９内に露
出したＡｌＩｎＡｓショットキコンタクト層６の表面の
みに、フッ素を除去した後に、フッ素が混入しないＡ
ｌ，Ｉｎ，及びＡｓの原子のうちの３つを同時に含まな
い半導体材料からなる表面保護膜１４を形成している。
このため、ＡｌＩｎＡｓショットキコンタクト層６の表
面からｎ−ＡｌＩｎＡｓ電子供給層５へのフッ素の混入
が防げるとともに、ゲート電極１０の下に表面保護層１
４が存在していないため、図７に示す従来の他のＨＥＭ
Ｔのように、ショットキコンタクト層６上全面にＩｎＰ
やＩｎＧａＰ等のフッ素混入保護膜を形成した場合と比
較して、ゲート，チャネル間の距離を増大させることな
くＡｌＩｎＡｓからなるショットキコンタクト層６の表
面をフッ素から保護できるとともに、ソース電極８，及
びドレイン電極９とチャネル層３との間に余分な抵抗層
が存在しないため、ソース抵抗の増大も皆無であること
から、デバイス特性を損なうことなく表面を保護するこ
とができる。さらに、表面保護層１４の厚さによるデバ
イス特性の低下を危惧する必要がなくなるため、表面保
護層の厚さを、フッ素の混入を保護するために十分な厚
さ、例えば数十ｎｍ程度の厚さとすることが容易に可能
となるため、表面保護層としての効果も絶大となり、デ
バイスの信頼性を向上させることができる。
【００３６】また、従来の技術において上記文献２を用
いて説明したような、ショットキコンタクト層上にゲー
ト電極を形成した後、ショットキコンタクト層の表面の
フッ素を除去する工程に引き続いて、この表面を大気に
さらすことなく誘電体保護膜を形成してなるＨＥＭＴに
おいては、誘電体保護膜を形成するためにプラズマＣＶ
Ｄを用いるため、ショットキコンタクト層の表面にダメ
ージが入ったりして、デバイス特性が劣化するという問
題があったが、この実施の形態１においては表面保護膜
はＭＯＣＶＤやＣＢＥを用いて結晶再成長により形成さ
れるため、このような問題は発生せず、デバイス特性も
劣化しない。さらに、この実施の形態１においては表面
保護膜はショットキコンタクト層の、ゲート電極を形成
した時点で表面に露出していた部分上のみに設けられて
おり、基板１の全面に形成されていないため、表面保護
膜が基板に不要なストレスを与えることがなく、基板の
そり等の問題が発生せず、品質の良好なＨＥＭＴを得る
ことが可能となる。
いて説明したような、ショットキコンタクト層上にゲー
ト電極を形成した後、ショットキコンタクト層の表面の
フッ素を除去する工程に引き続いて、この表面を大気に
さらすことなく誘電体保護膜を形成してなるＨＥＭＴに
おいては、誘電体保護膜を形成するためにプラズマＣＶ
Ｄを用いるため、ショットキコンタクト層の表面にダメ
ージが入ったりして、デバイス特性が劣化するという問
題があったが、この実施の形態１においては表面保護膜
はＭＯＣＶＤやＣＢＥを用いて結晶再成長により形成さ
れるため、このような問題は発生せず、デバイス特性も
劣化しない。さらに、この実施の形態１においては表面
保護膜はショットキコンタクト層の、ゲート電極を形成
した時点で表面に露出していた部分上のみに設けられて
おり、基板１の全面に形成されていないため、表面保護
膜が基板に不要なストレスを与えることがなく、基板の
そり等の問題が発生せず、品質の良好なＨＥＭＴを得る
ことが可能となる。
【００３７】このようにこの発明の実施の形態１によれ
ば、オーミックコンタクト層７に開口部１９を設け、開
口部１９の底面に露出したショットキコンタクト層６上
にゲート電極１０を形成した後、ショットキコンタクト
層６の表面に露出している部分のフッ素を除去し、さら
にこれに連続してショットキコンタクト層６の表面に露
出している部分に、Ａｌ，Ｉｎ，及びＡｓの原子のうち
の３つを同時に含まない半導体材料からなる表面保護膜
１４を選択的に成長させるようにしたから、デバイス特
性を低下させることなく、信頼性を向上させたＨＥＭＴ
を提供できる効果がある。
ば、オーミックコンタクト層７に開口部１９を設け、開
口部１９の底面に露出したショットキコンタクト層６上
にゲート電極１０を形成した後、ショットキコンタクト
層６の表面に露出している部分のフッ素を除去し、さら
にこれに連続してショットキコンタクト層６の表面に露
出している部分に、Ａｌ，Ｉｎ，及びＡｓの原子のうち
の３つを同時に含まない半導体材料からなる表面保護膜
１４を選択的に成長させるようにしたから、デバイス特
性を低下させることなく、信頼性を向上させたＨＥＭＴ
を提供できる効果がある。
【００３８】なお、この実施の形態１に係るＨＥＭＴに
おいてはＳｉをドープしてなるＡｌＩｎＡｓを電子供給
層５として用いているが、このような電子供給層５を設
ける代わりに、ｉ−ＡｌＩｎＡｓスペーサ層４とｉ−Ａ
ｌＩｎＡｓショットキコンタクト層６の間にＳｉ等の不
純物を数原子層の厚さでプレーナドープしてなるプレー
ナドープ層を設けるようにし、このプレーナドープ層の
近傍を電子供給層５として用いるようにしてもよく、こ
のような場合においても上記実施の形態１と同様の効果
を奏するとともに、上記実施の形態１において説明した
ＨＥＭＴよりも、より高い２次元電子ガス濃度が得ら
れ、ソース抵抗Ｒs を低下させて、相互コンダクタンス
ｇm を向上させることができる。
おいてはＳｉをドープしてなるＡｌＩｎＡｓを電子供給
層５として用いているが、このような電子供給層５を設
ける代わりに、ｉ−ＡｌＩｎＡｓスペーサ層４とｉ−Ａ
ｌＩｎＡｓショットキコンタクト層６の間にＳｉ等の不
純物を数原子層の厚さでプレーナドープしてなるプレー
ナドープ層を設けるようにし、このプレーナドープ層の
近傍を電子供給層５として用いるようにしてもよく、こ
のような場合においても上記実施の形態１と同様の効果
を奏するとともに、上記実施の形態１において説明した
ＨＥＭＴよりも、より高い２次元電子ガス濃度が得ら
れ、ソース抵抗Ｒs を低下させて、相互コンダクタンス
ｇm を向上させることができる。
【００３９】また、上記実施の形態１において、表面保
護膜形成時には、選択成長が可能である結晶成長方法を
用いる必要があり、その方法としてＭＯＣＶＤ法、ＣＢ
Ｅ（Chemical Beam Epitaxy ）法、ＡＬＥ（Atomic Lay
er Epitaxy）法等がある。このうち、ＣＢＥ，ＡＬＥは
比較的低温（６００℃以下）で成長しても高い選択性が
得られる方法であり、デバイス、特にオーミック電極，
ゲート電極の部分は熱によって劣化しやすいことから、
デバイスを安定に作製するには、ＣＢＥ，ＡＬＥを用い
ることが有利である。さらに、実施の形態１において
は、ゲート電極１０を形成した後に表面保護膜を形成す
るが、特にゲートがＴ字型ゲートである場合には、Ｔ字
型ゲートの笠の部分のかげになる所には選択成長が起こ
りにくく、ＭＯＣＶＤ等では良好な結晶成長を行うこと
が困難な場合があるが、この様な場合でもＡＬＥ法を用
いた場合、当該部位にも極めて良好な結晶の成長が可能
となる。
護膜形成時には、選択成長が可能である結晶成長方法を
用いる必要があり、その方法としてＭＯＣＶＤ法、ＣＢ
Ｅ（Chemical Beam Epitaxy ）法、ＡＬＥ（Atomic Lay
er Epitaxy）法等がある。このうち、ＣＢＥ，ＡＬＥは
比較的低温（６００℃以下）で成長しても高い選択性が
得られる方法であり、デバイス、特にオーミック電極，
ゲート電極の部分は熱によって劣化しやすいことから、
デバイスを安定に作製するには、ＣＢＥ，ＡＬＥを用い
ることが有利である。さらに、実施の形態１において
は、ゲート電極１０を形成した後に表面保護膜を形成す
るが、特にゲートがＴ字型ゲートである場合には、Ｔ字
型ゲートの笠の部分のかげになる所には選択成長が起こ
りにくく、ＭＯＣＶＤ等では良好な結晶成長を行うこと
が困難な場合があるが、この様な場合でもＡＬＥ法を用
いた場合、当該部位にも極めて良好な結晶の成長が可能
となる。
【００４０】実施の形態２．図３は本発明の実施の形態
２に係るＨＥＭＴの構造を示す断面図であり、図におい
て、図１と同一符号は同一又は相当する部分を示してお
り、１４ａはＨＥＭＴの表面からのフッ素の混入を防止
するための、例えばＩｎＰ，ＩｎＧａＰ，ＩｎＧａＡｓ
やＩｎＧａＡｓＰ等のＡｌ，Ｉｎ，及びＡｓの原子のう
ちの３つを同時に含まない半導体材料からなる表面保護
膜である。
２に係るＨＥＭＴの構造を示す断面図であり、図におい
て、図１と同一符号は同一又は相当する部分を示してお
り、１４ａはＨＥＭＴの表面からのフッ素の混入を防止
するための、例えばＩｎＰ，ＩｎＧａＰ，ＩｎＧａＡｓ
やＩｎＧａＡｓＰ等のＡｌ，Ｉｎ，及びＡｓの原子のう
ちの３つを同時に含まない半導体材料からなる表面保護
膜である。
【００４１】また、図４は本発明の実施の形態２に係る
ＨＥＭＴの製造方法を説明するための断面工程図であ
り、図２及び図３と同一符号は同一又は相当する部分を
示している。
ＨＥＭＴの製造方法を説明するための断面工程図であ
り、図２及び図３と同一符号は同一又は相当する部分を
示している。
【００４２】この実施の形態２に係るＨＥＭＴは、上記
実施の形態１に係るＨＥＭＴにおいて、ゲート電極を形
成した後に、オーミックコンタクト層の開口部の底面に
露出しているショットキコンタクト層上に表面保護膜を
形成する代わりに、オーミックコンタクト層の開口部の
底面に露出しているショットキコンタクト層上に表面保
護膜１４ａを形成した後、該表面保護膜１４ａ上にゲー
ト電極を形成するようにしたものである。
実施の形態１に係るＨＥＭＴにおいて、ゲート電極を形
成した後に、オーミックコンタクト層の開口部の底面に
露出しているショットキコンタクト層上に表面保護膜を
形成する代わりに、オーミックコンタクト層の開口部の
底面に露出しているショットキコンタクト層上に表面保
護膜１４ａを形成した後、該表面保護膜１４ａ上にゲー
ト電極を形成するようにしたものである。
【００４３】次に製造方法について説明する。まず、上
記実施の形態１の図２(a),(b) に示した工程と同様に、
半絶縁性ＩｎＰ基板１上に、バッファ層２、チャネル層
３、スペーサ層４、電子供給層５、ショットキコンタク
ト層６、及びオーミックコンタクト層７を順次、ＭＢＥ
またはＭＯＣＶＤによりエピタキシャル成長させ、オー
ミックコンタクト層７上にソース電極８及びドレイン電
極９を形成し、フォトレジスト１６をマスクとしてオー
ミックコンタクト層７のソース電極８及びドレイン電極
９に挟まれた領域をエッチングにより除去して、底面に
ショットキコンタクト層６が露出した開口部１９を形成
する。続いて、上記フォトレジスト１６を除去した後、
図４(a) に示すように、基板１上の全面に誘電体膜を形
成し、この誘電体膜の、上記開口部１９上の領域を選択
的に除去して誘電体マスク２０を形成する。続いて、該
基板１を上記実施の形態１と同様に真空アニールするこ
とにより、開口部１９内のショットキコンタクト層６の
表面のフッ素を除去し、さらに、このショットキコンタ
クト層６の表面が外気に触れない状態を維持して、上記
誘電体マスク２０を用いて開口部１９内に露出している
ショットキコンタクト層６上に選択的に表面保護膜１４
ａをエピタキシャル成長させる。
記実施の形態１の図２(a),(b) に示した工程と同様に、
半絶縁性ＩｎＰ基板１上に、バッファ層２、チャネル層
３、スペーサ層４、電子供給層５、ショットキコンタク
ト層６、及びオーミックコンタクト層７を順次、ＭＢＥ
またはＭＯＣＶＤによりエピタキシャル成長させ、オー
ミックコンタクト層７上にソース電極８及びドレイン電
極９を形成し、フォトレジスト１６をマスクとしてオー
ミックコンタクト層７のソース電極８及びドレイン電極
９に挟まれた領域をエッチングにより除去して、底面に
ショットキコンタクト層６が露出した開口部１９を形成
する。続いて、上記フォトレジスト１６を除去した後、
図４(a) に示すように、基板１上の全面に誘電体膜を形
成し、この誘電体膜の、上記開口部１９上の領域を選択
的に除去して誘電体マスク２０を形成する。続いて、該
基板１を上記実施の形態１と同様に真空アニールするこ
とにより、開口部１９内のショットキコンタクト層６の
表面のフッ素を除去し、さらに、このショットキコンタ
クト層６の表面が外気に触れない状態を維持して、上記
誘電体マスク２０を用いて開口部１９内に露出している
ショットキコンタクト層６上に選択的に表面保護膜１４
ａをエピタキシャル成長させる。
【００４４】続いて、開口部１９内を覆うようにＥＢレ
ジスト１７及びフォトレジスト１８を形成し、フォトレ
ジスト１８のソース電極８及びドレイン電極９のそれぞ
れから等間隔の位置にある領域を通常の露光を用いてパ
ターニングし、さらに、電子ビーム露光を用いて、この
フォトレジスト１８のパターニングした部分の中央部分
のＥＢレジスト１７をパターニングし（図４(c))、これ
らをマスクとして、蒸着及びリフトオフにより表面保護
膜１４にショットキ接触するゲート電極１０を形成し、
上記フォトレジスト１８，ＥＢレジスト１７、誘電体マ
スク２０を除去した後、基板上の半導体層等が露出して
いる部分に誘電体保護膜１１を形成して、図３に示すよ
うなＨＥＭＴを得る。
ジスト１７及びフォトレジスト１８を形成し、フォトレ
ジスト１８のソース電極８及びドレイン電極９のそれぞ
れから等間隔の位置にある領域を通常の露光を用いてパ
ターニングし、さらに、電子ビーム露光を用いて、この
フォトレジスト１８のパターニングした部分の中央部分
のＥＢレジスト１７をパターニングし（図４(c))、これ
らをマスクとして、蒸着及びリフトオフにより表面保護
膜１４にショットキ接触するゲート電極１０を形成し、
上記フォトレジスト１８，ＥＢレジスト１７、誘電体マ
スク２０を除去した後、基板上の半導体層等が露出して
いる部分に誘電体保護膜１１を形成して、図３に示すよ
うなＨＥＭＴを得る。
【００４５】この実施の形態２に係るＨＥＭＴにおいて
は、ショットキコンタクト層６の表面に露出した部分上
には、フッ素を除去したあと、フッ素の混入を防止する
ための表面保護膜１４ａが形成されているため、新たな
フッ素がデバイス内部に侵入してデバイス特性を劣化さ
せることを防ぐことができる。
は、ショットキコンタクト層６の表面に露出した部分上
には、フッ素を除去したあと、フッ素の混入を防止する
ための表面保護膜１４ａが形成されているため、新たな
フッ素がデバイス内部に侵入してデバイス特性を劣化さ
せることを防ぐことができる。
【００４６】また、図７に示した従来の他のＨＥＭＴと
は異なり、ソース電極８及びドレイン電極９とチャネル
層３との間には表面保護膜１４ａが形成されていないた
め、ゲート，チャネル間の距離は増大せず、ソース抵抗
Ｒｓが増大しないため、デバイス特性を劣化させること
もない。
は異なり、ソース電極８及びドレイン電極９とチャネル
層３との間には表面保護膜１４ａが形成されていないた
め、ゲート，チャネル間の距離は増大せず、ソース抵抗
Ｒｓが増大しないため、デバイス特性を劣化させること
もない。
【００４７】また、表面保護膜１４ａは結晶再成長によ
り選択的に形成されるため、再成長界面であるショット
キコンタクト層６の表面へのダメージは少なく、また、
必要な部分のみに表面保護膜１４ａを形成でき、デバイ
ス特性やデバイス品質への影響が少ない。
り選択的に形成されるため、再成長界面であるショット
キコンタクト層６の表面へのダメージは少なく、また、
必要な部分のみに表面保護膜１４ａを形成でき、デバイ
ス特性やデバイス品質への影響が少ない。
【００４８】さらに、この実施の形態２においては、ゲ
ート電極１０の形成をフッ素除去のための真空アニール
工程と表面保護膜１１形成工程との後に行うので、熱安
定性の高いゲートを用いる必要がなく、従って、上記実
施の形態１に対して、設計の自由度が高い。
ート電極１０の形成をフッ素除去のための真空アニール
工程と表面保護膜１１形成工程との後に行うので、熱安
定性の高いゲートを用いる必要がなく、従って、上記実
施の形態１に対して、設計の自由度が高い。
【００４９】また、表面保護膜１４ａの表面形状が平坦
になるため、上記実施の形態１のようにゲート電極の周
りを表面保護膜を埋め込むように成長させる場合と比較
して、成長の制御を簡略化できる。
になるため、上記実施の形態１のようにゲート電極の周
りを表面保護膜を埋め込むように成長させる場合と比較
して、成長の制御を簡略化できる。
【００５０】さらに、ゲート電極１０を形成する前に表
面保護膜１４ａを形成するため、表面保護膜１４ａの選
択成長の際に、ゲート金属の耐熱性を気にする必要がな
く、成長温度の設定における自由度が大きくなる。
面保護膜１４ａを形成するため、表面保護膜１４ａの選
択成長の際に、ゲート金属の耐熱性を気にする必要がな
く、成長温度の設定における自由度が大きくなる。
【００５１】このように本実施の形態２においては、オ
ーミックコンタクト層７に開口部１９を設け、開口部１
９の底面に露出したショットキコンタクト層６の表面の
フッ素を真空アニールにより除去し、さらにこれに連続
してショットキコンタクト層６の表面に露出している部
分に、Ａｌ，Ｉｎ，及びＡｓの原子のうちの３つを同時
に含まない半導体材料からなる表面保護膜１４ａを選択
成長させた後、ゲート電極１０を形成するようにしたか
ら、上記実施の形態１と同様の効果を奏するとととも
に、プロセス設計の自由度が増し、製造工程の簡略化を
達成できる効果がある。
ーミックコンタクト層７に開口部１９を設け、開口部１
９の底面に露出したショットキコンタクト層６の表面の
フッ素を真空アニールにより除去し、さらにこれに連続
してショットキコンタクト層６の表面に露出している部
分に、Ａｌ，Ｉｎ，及びＡｓの原子のうちの３つを同時
に含まない半導体材料からなる表面保護膜１４ａを選択
成長させた後、ゲート電極１０を形成するようにしたか
ら、上記実施の形態１と同様の効果を奏するとととも
に、プロセス設計の自由度が増し、製造工程の簡略化を
達成できる効果がある。
【００５２】実施の形態３．図５は本発明の実施の形態
３に係るＨＥＭＴの製造方法の主要工程を示す図であ
り、図において、図４と同一符号は同一又は相当する部
分を示しており、１４ｂは表面保護膜１４ａのゲート電
極を配置する領域に設けられた開口部である。
３に係るＨＥＭＴの製造方法の主要工程を示す図であ
り、図において、図４と同一符号は同一又は相当する部
分を示しており、１４ｂは表面保護膜１４ａのゲート電
極を配置する領域に設けられた開口部である。
【００５３】この実施の形態３は、上記実施の形態２と
同様に、オーミックコンタクト層７のソース電極８及び
ドレイン電極９に挟まれた領域に開口部１９を形成し、
真空アニールした後、この開口部１９内に露出している
ショットキコンタクト層６上に選択的に、フッ素の混入
を防止するためのＡｌ，Ｉｎ，及びＡｓの原子のうちの
３つを同時に含まない半導体材料からなる表面保護膜１
４ａをエピタキシャル成長させて、図４(b) に示すよう
に、オーミックコンタクト層７の開口部１９内に表面保
護膜１４ａを選択成長させた後、図５(a) に示すよう
に、該表面保護膜１４ａのゲート電極を設ける位置に、
ショットキコンタクト層６に達する深さの第２の開口部
１４ｂを設け、再び、第２の開口部１４ｂの表面にフッ
素除去のための真空アニールを行った後、さらに、この
第２の開口部１４ｂ内のショットキコンタクト層６の表
面が外気に触れない状態を維持したまま、図５(b) に示
すように、該第２の開口部１４ｂを埋め込むようにゲー
ト電極１０を形成するようにしたものである。
同様に、オーミックコンタクト層７のソース電極８及び
ドレイン電極９に挟まれた領域に開口部１９を形成し、
真空アニールした後、この開口部１９内に露出している
ショットキコンタクト層６上に選択的に、フッ素の混入
を防止するためのＡｌ，Ｉｎ，及びＡｓの原子のうちの
３つを同時に含まない半導体材料からなる表面保護膜１
４ａをエピタキシャル成長させて、図４(b) に示すよう
に、オーミックコンタクト層７の開口部１９内に表面保
護膜１４ａを選択成長させた後、図５(a) に示すよう
に、該表面保護膜１４ａのゲート電極を設ける位置に、
ショットキコンタクト層６に達する深さの第２の開口部
１４ｂを設け、再び、第２の開口部１４ｂの表面にフッ
素除去のための真空アニールを行った後、さらに、この
第２の開口部１４ｂ内のショットキコンタクト層６の表
面が外気に触れない状態を維持したまま、図５(b) に示
すように、該第２の開口部１４ｂを埋め込むようにゲー
ト電極１０を形成するようにしたものである。
【００５４】このような本実施の形態３に係るＨＥＭＴ
においては、オーミックコンタクト層７の開口部１９内
に、真空アニール後、表面保護膜１４ａを形成し、さら
に該表面保護膜１４ａに第２の開口部１４ｂを設けた
後、真空アニールし、ゲート電極１０を設けるようにし
たことにより、ゲート電極１０の形成が表面保護膜形成
後となり、選択成長における成長条件等の自由度が大き
くなるため、上記実施の形態２と同様の効果が得られる
とともに、ゲート電極１０の下には表面保護膜１４ａが
存在しないため、相互コンダクタンスｇｍを減らすこと
ができ、特性に優れたＨＥＭＴが得られる効果がある。
においては、オーミックコンタクト層７の開口部１９内
に、真空アニール後、表面保護膜１４ａを形成し、さら
に該表面保護膜１４ａに第２の開口部１４ｂを設けた
後、真空アニールし、ゲート電極１０を設けるようにし
たことにより、ゲート電極１０の形成が表面保護膜形成
後となり、選択成長における成長条件等の自由度が大き
くなるため、上記実施の形態２と同様の効果が得られる
とともに、ゲート電極１０の下には表面保護膜１４ａが
存在しないため、相互コンダクタンスｇｍを減らすこと
ができ、特性に優れたＨＥＭＴが得られる効果がある。
【００５５】なお、上記実施の形態１〜３においては、
ＨＥＭＴを用いて説明したが、本発明はその他の電界効
果トランジスタにおいても適用できるものであり、この
ような場合においても上記実施の形態１〜３と同様の効
果を奏する。
ＨＥＭＴを用いて説明したが、本発明はその他の電界効
果トランジスタにおいても適用できるものであり、この
ような場合においても上記実施の形態１〜３と同様の効
果を奏する。
【００５６】
【発明の効果】以上のように、この発明に係る電界効果
トランジスタによれば、半絶縁性III-Ｖ族化合物半導体
基板と、該基板上に配置されたチャネル層と、該チャネ
ル層上に配置された、ｎ型不純物を有するＡｌＡｓとＩ
ｎＡｓとを含む混晶化合物半導体層からなる電子供給層
と、該電子供給層上に配置されたｎ型不純物を高濃度に
含むオーミックコンタクト層と、該オーミックコンタク
ト層上にオーミック接触するよう配置されたソース電極
及びドレイン電極と、上記オーミックコンタクト層の上
記ソース電極とドレイン電極とに挟まれた領域に形成さ
れた、該オーミックコンタクト層の厚さよりも深い深さ
を有する開口部と、該開口部の底面の一部領域上にショ
ットキ接触するよう配置されたゲート電極と、上記開口
部の底面の、上記ゲート電極が形成されている領域以外
の領域全面に配置された、Ａｌ，Ｉｎ，及びＡｓの原子
のうちの３つを同時に含まない半導体材料からなる表面
保護膜とを備えるようにしたから、ソース・チャネル間
及びゲート・チャネル間に新たな層を設けて相互コンダ
クタンスｇｍやソース抵抗Ｒｓを増加させることなく、
電子供給層へのフッ素の混入を防止できるとともに、表
面保護膜を選択成長法によってデバイスに影響を与える
ことなく品質よく形成することができ、デバイス特性を
低下させることなく、信頼性を向上させた電界効果トラ
ンジスタを提供できる効果がある。
トランジスタによれば、半絶縁性III-Ｖ族化合物半導体
基板と、該基板上に配置されたチャネル層と、該チャネ
ル層上に配置された、ｎ型不純物を有するＡｌＡｓとＩ
ｎＡｓとを含む混晶化合物半導体層からなる電子供給層
と、該電子供給層上に配置されたｎ型不純物を高濃度に
含むオーミックコンタクト層と、該オーミックコンタク
ト層上にオーミック接触するよう配置されたソース電極
及びドレイン電極と、上記オーミックコンタクト層の上
記ソース電極とドレイン電極とに挟まれた領域に形成さ
れた、該オーミックコンタクト層の厚さよりも深い深さ
を有する開口部と、該開口部の底面の一部領域上にショ
ットキ接触するよう配置されたゲート電極と、上記開口
部の底面の、上記ゲート電極が形成されている領域以外
の領域全面に配置された、Ａｌ，Ｉｎ，及びＡｓの原子
のうちの３つを同時に含まない半導体材料からなる表面
保護膜とを備えるようにしたから、ソース・チャネル間
及びゲート・チャネル間に新たな層を設けて相互コンダ
クタンスｇｍやソース抵抗Ｒｓを増加させることなく、
電子供給層へのフッ素の混入を防止できるとともに、表
面保護膜を選択成長法によってデバイスに影響を与える
ことなく品質よく形成することができ、デバイス特性を
低下させることなく、信頼性を向上させた電界効果トラ
ンジスタを提供できる効果がある。
【００５７】また、この発明によれば、上記電界効果ト
ランジスタにおいて、上記開口部の底面にはゲートリセ
スが設けられており、上記ゲート電極は、該ゲートリセ
スの底面上に配置されているようにしたから、デバイス
特性を低下させることなく、信頼性を向上させた電界効
果トランジスタを提供できる効果がある。
ランジスタにおいて、上記開口部の底面にはゲートリセ
スが設けられており、上記ゲート電極は、該ゲートリセ
スの底面上に配置されているようにしたから、デバイス
特性を低下させることなく、信頼性を向上させた電界効
果トランジスタを提供できる効果がある。
【００５８】また、この発明に係る電界効果トランジス
タによれば、半絶縁性III-Ｖ族化合物半導体基板と、該
基板上に配置されたチャネル層と、該チャネル層上に配
置された、ｎ型不純物を有するＡｌＡｓとＩｎＡｓとを
含む混晶化合物半導体層からなる電子供給層と、該電子
供給層上に配置されたｎ型不純物を高濃度に含むオーミ
ックコンタクト層と、該オーミックコンタクト層上にオ
ーミック接触するよう配置されたソース電極及びドレイ
ン電極と、上記オーミックコンタクト層の上記ソース電
極とドレイン電極とに挟まれた領域に形成された、該オ
ーミックコンタクト層の厚さよりも深い深さを有する開
口部と、該開口部の底面全面に配置された、Ａｌ，Ｉ
ｎ，及びＡｓの原子のうちの３つを同時に含まない半導
体材料からなる表面保護膜と、該保護膜の一部領域上に
ショットキ接触するよう配置されたゲート電極とを備え
るようにしたから、ソース・チャネル間に新たな層を設
けてソース抵抗Ｒｓを増加させることなく、電子供給層
へのフッ素の混入を防止できるとともに、ゲート電極を
表面保護膜の選択成長後に形成するため、ゲート電極材
料等の設計の自由度が大きくなり、さらに、表面保護膜
を選択成長法によってデバイスに影響を与えることなく
品質よく形成することができ、デバイス特性を低下させ
ることなく、信頼性を向上させた電界効果トランジスタ
を提供できる効果がある。
タによれば、半絶縁性III-Ｖ族化合物半導体基板と、該
基板上に配置されたチャネル層と、該チャネル層上に配
置された、ｎ型不純物を有するＡｌＡｓとＩｎＡｓとを
含む混晶化合物半導体層からなる電子供給層と、該電子
供給層上に配置されたｎ型不純物を高濃度に含むオーミ
ックコンタクト層と、該オーミックコンタクト層上にオ
ーミック接触するよう配置されたソース電極及びドレイ
ン電極と、上記オーミックコンタクト層の上記ソース電
極とドレイン電極とに挟まれた領域に形成された、該オ
ーミックコンタクト層の厚さよりも深い深さを有する開
口部と、該開口部の底面全面に配置された、Ａｌ，Ｉ
ｎ，及びＡｓの原子のうちの３つを同時に含まない半導
体材料からなる表面保護膜と、該保護膜の一部領域上に
ショットキ接触するよう配置されたゲート電極とを備え
るようにしたから、ソース・チャネル間に新たな層を設
けてソース抵抗Ｒｓを増加させることなく、電子供給層
へのフッ素の混入を防止できるとともに、ゲート電極を
表面保護膜の選択成長後に形成するため、ゲート電極材
料等の設計の自由度が大きくなり、さらに、表面保護膜
を選択成長法によってデバイスに影響を与えることなく
品質よく形成することができ、デバイス特性を低下させ
ることなく、信頼性を向上させた電界効果トランジスタ
を提供できる効果がある。
【００５９】また、この発明によれば、上記電界効果ト
ランジスタにおいて、上記III-Ｖ族化合物半導体基板を
ＩｎＰ基板としたから、デバイス特性を低下させること
なく、信頼性を向上させた電界効果トランジスタを提供
できる効果がある。
ランジスタにおいて、上記III-Ｖ族化合物半導体基板を
ＩｎＰ基板としたから、デバイス特性を低下させること
なく、信頼性を向上させた電界効果トランジスタを提供
できる効果がある。
【００６０】また、この発明に係る電界効果トランジス
タの製造方法によれば、半絶縁性III-Ｖ族半導体基板上
に、チャネル層、ｎ型不純物を有するＡｌＡｓとＩｎＡ
ｓとを含む混晶化合物半導体層からなる電子供給層、及
びｎ型不純物を高濃度に含むオーミックコンタクト層を
順次結晶成長させる工程と、該オーミックコンタクト層
上にオーミック接触するようソース電極及びドレイン電
極を形成する工程と、上記オーミックコンタクト層の上
記ソース電極とドレイン電極とに挟まれた領域に、該オ
ーミックコンタクト層の厚さよりも深い深さを有する開
口部を形成する工程と、該開口部の底面の一部領域上に
ショットキ接触するようゲート電極を形成する工程と、
上記開口部の底面を真空中でアニールする工程と、該ア
ニール工程に連続して、上記開口部の底面が大気に触れ
ない状態を維持したまま、上記開口部の底面の、上記ゲ
ート電極が形成されている領域以外の領域全面に、Ａ
ｌ，Ｉｎ，及びＡｓの原子のうちの３つを同時に含まな
い半導体材料からなる表面保護膜を形成する工程とを備
えるようにしたから、ソース・チャネル間及びゲート・
チャネル間に新たな層を設けて相互コンダクタンスｇｍ
やソース抵抗Ｒｓを増加させることなく、電子供給層へ
のフッ素の混入を防止できるとともに、表面保護膜を選
択成長法によってデバイスに影響を与えることなく品質
よく形成することができ、デバイス特性を低下させるこ
となく、信頼性を向上させた電界効果トランジスタを提
供できる効果がある。
タの製造方法によれば、半絶縁性III-Ｖ族半導体基板上
に、チャネル層、ｎ型不純物を有するＡｌＡｓとＩｎＡ
ｓとを含む混晶化合物半導体層からなる電子供給層、及
びｎ型不純物を高濃度に含むオーミックコンタクト層を
順次結晶成長させる工程と、該オーミックコンタクト層
上にオーミック接触するようソース電極及びドレイン電
極を形成する工程と、上記オーミックコンタクト層の上
記ソース電極とドレイン電極とに挟まれた領域に、該オ
ーミックコンタクト層の厚さよりも深い深さを有する開
口部を形成する工程と、該開口部の底面の一部領域上に
ショットキ接触するようゲート電極を形成する工程と、
上記開口部の底面を真空中でアニールする工程と、該ア
ニール工程に連続して、上記開口部の底面が大気に触れ
ない状態を維持したまま、上記開口部の底面の、上記ゲ
ート電極が形成されている領域以外の領域全面に、Ａ
ｌ，Ｉｎ，及びＡｓの原子のうちの３つを同時に含まな
い半導体材料からなる表面保護膜を形成する工程とを備
えるようにしたから、ソース・チャネル間及びゲート・
チャネル間に新たな層を設けて相互コンダクタンスｇｍ
やソース抵抗Ｒｓを増加させることなく、電子供給層へ
のフッ素の混入を防止できるとともに、表面保護膜を選
択成長法によってデバイスに影響を与えることなく品質
よく形成することができ、デバイス特性を低下させるこ
となく、信頼性を向上させた電界効果トランジスタを提
供できる効果がある。
【００６１】また、この発明によれば、上記電界効果ト
ランジスタの製造方法において、上記オーミックコンタ
クト層に開口部を形成する工程の後、上記開口部の底面
にゲートリセスを形成する工程を備え、上記ゲート電極
を、該ゲートリセスの底面上に形成するようにしたか
ら、デバイス特性を低下させることなく、信頼性を向上
させた電界効果トランジスタを提供できる効果がある。
ランジスタの製造方法において、上記オーミックコンタ
クト層に開口部を形成する工程の後、上記開口部の底面
にゲートリセスを形成する工程を備え、上記ゲート電極
を、該ゲートリセスの底面上に形成するようにしたか
ら、デバイス特性を低下させることなく、信頼性を向上
させた電界効果トランジスタを提供できる効果がある。
【００６２】また、この発明に係る電界効果トランジス
タの製造方法によれば、半絶縁性III-Ｖ族化合物半導体
基板上に、チャネル層、ｎ型不純物を有するＡｌＡｓと
ＩｎＡｓとを含む混晶化合物半導体層からなる電子供給
層、及びｎ型不純物を高濃度に含むオーミックコンタク
ト層を順次結晶成長させる工程と、該オーミックコンタ
クト層上にオーミック接触するようソース電極及びドレ
イン電極を形成する工程と、上記オーミックコンタクト
層の上記ソース電極とドレイン電極とに挟まれた領域
に、該オーミックコンタクト層の厚さよりも深い深さを
有する開口部を形成する工程と、上記開口部の底面を真
空中でアニールする工程と、該アニール工程に連続し
て、上記開口部の底面が外気に触れない状態を維持した
まま、上記開口部の底面全面に、Ａｌ，Ｉｎ，及びＡｓ
の原子のうちの３つを同時に含まない半導体材料からな
る表面保護膜を形成する工程と、該開口部の底面の一部
領域上にショットキ接触するようゲート電極を形成する
工程とを備えるようにしたから、ソース・チャネル間に
新たな層を設けてソース抵抗Ｒｓを増加させることな
く、電子供給層へのフッ素の混入を防止できるととも
に、ゲート電極を表面保護膜形成後に形成するため、ゲ
ート電極の材料等の設計の自由度が大きく、さらに、表
面保護膜を選択成長法によってデバイスに影響を与える
ことなく品質よく形成することができ、デバイス特性を
低下させることなく、信頼性を向上させた電界効果トラ
ンジスタを提供できる効果がある。
タの製造方法によれば、半絶縁性III-Ｖ族化合物半導体
基板上に、チャネル層、ｎ型不純物を有するＡｌＡｓと
ＩｎＡｓとを含む混晶化合物半導体層からなる電子供給
層、及びｎ型不純物を高濃度に含むオーミックコンタク
ト層を順次結晶成長させる工程と、該オーミックコンタ
クト層上にオーミック接触するようソース電極及びドレ
イン電極を形成する工程と、上記オーミックコンタクト
層の上記ソース電極とドレイン電極とに挟まれた領域
に、該オーミックコンタクト層の厚さよりも深い深さを
有する開口部を形成する工程と、上記開口部の底面を真
空中でアニールする工程と、該アニール工程に連続し
て、上記開口部の底面が外気に触れない状態を維持した
まま、上記開口部の底面全面に、Ａｌ，Ｉｎ，及びＡｓ
の原子のうちの３つを同時に含まない半導体材料からな
る表面保護膜を形成する工程と、該開口部の底面の一部
領域上にショットキ接触するようゲート電極を形成する
工程とを備えるようにしたから、ソース・チャネル間に
新たな層を設けてソース抵抗Ｒｓを増加させることな
く、電子供給層へのフッ素の混入を防止できるととも
に、ゲート電極を表面保護膜形成後に形成するため、ゲ
ート電極の材料等の設計の自由度が大きく、さらに、表
面保護膜を選択成長法によってデバイスに影響を与える
ことなく品質よく形成することができ、デバイス特性を
低下させることなく、信頼性を向上させた電界効果トラ
ンジスタを提供できる効果がある。
【００６３】また、この発明に係る電界効果トランジス
タの製造方法によれば、半絶縁性III-Ｖ族化合物半導体
基板上に、チャネル層、ｎ型不純物を有するＡｌＡｓと
ＩｎＡｓとを含む混晶化合物半導体層からなる電子供給
層、及びｎ型不純物を高濃度に含むオーミックコンタク
ト層を順次結晶成長させる工程と、該オーミックコンタ
クト層上にオーミック接触するようソース電極及びドレ
イン電極を形成する工程と、上記オーミックコンタクト
層の上記ソース電極とドレイン電極とに挟まれた領域
に、該オーミックコンタクト層の厚さよりも深い深さを
有する第１の開口部を形成する工程と、上記第１の開口
部の底面を真空中でアニールする工程と、該アニール工
程に連続して、上記第１の開口部の底面が外気に触れな
い状態を維持したまま、上記第１の開口部の底面全面
に、Ａｌ，Ｉｎ，及びＡｓの原子のうちの３つを同時に
含まない半導体材料からなる表面保護膜を形成する工程
と、上記表面保護膜の一部領域に、上記第１の開口部の
底面に達する深さを有する第２の開口部を設ける工程
と、上記第２の開口部の底面を真空中でアニールする工
程と、該真空アニール工程に連続して、上記第２の開口
部の底面が外気に触れない状態を維持したまま、上記第
２の開口部の底面上にショットキ接触するようゲート電
極を形成する工程とを備えるようにしたから、ソース・
チャネル間及びゲート・チャネル間に新たな層を設けて
相互コンダクタンスｇｍやソース抵抗Ｒｓを増加させる
ことなく、電子供給層へのフッ素の混入を防止できると
ともに、ゲート電極を表面保護膜形成後に形成するた
め、ゲート電極の材料等の設計の自由度が大きく、さら
に、表面保護膜を選択成長法によってデバイスに影響を
与えることなく品質よく形成することができ、デバイス
特性を低下させることなく、信頼性を向上させた電界効
果トランジスタを提供できる効果がある。
タの製造方法によれば、半絶縁性III-Ｖ族化合物半導体
基板上に、チャネル層、ｎ型不純物を有するＡｌＡｓと
ＩｎＡｓとを含む混晶化合物半導体層からなる電子供給
層、及びｎ型不純物を高濃度に含むオーミックコンタク
ト層を順次結晶成長させる工程と、該オーミックコンタ
クト層上にオーミック接触するようソース電極及びドレ
イン電極を形成する工程と、上記オーミックコンタクト
層の上記ソース電極とドレイン電極とに挟まれた領域
に、該オーミックコンタクト層の厚さよりも深い深さを
有する第１の開口部を形成する工程と、上記第１の開口
部の底面を真空中でアニールする工程と、該アニール工
程に連続して、上記第１の開口部の底面が外気に触れな
い状態を維持したまま、上記第１の開口部の底面全面
に、Ａｌ，Ｉｎ，及びＡｓの原子のうちの３つを同時に
含まない半導体材料からなる表面保護膜を形成する工程
と、上記表面保護膜の一部領域に、上記第１の開口部の
底面に達する深さを有する第２の開口部を設ける工程
と、上記第２の開口部の底面を真空中でアニールする工
程と、該真空アニール工程に連続して、上記第２の開口
部の底面が外気に触れない状態を維持したまま、上記第
２の開口部の底面上にショットキ接触するようゲート電
極を形成する工程とを備えるようにしたから、ソース・
チャネル間及びゲート・チャネル間に新たな層を設けて
相互コンダクタンスｇｍやソース抵抗Ｒｓを増加させる
ことなく、電子供給層へのフッ素の混入を防止できると
ともに、ゲート電極を表面保護膜形成後に形成するた
め、ゲート電極の材料等の設計の自由度が大きく、さら
に、表面保護膜を選択成長法によってデバイスに影響を
与えることなく品質よく形成することができ、デバイス
特性を低下させることなく、信頼性を向上させた電界効
果トランジスタを提供できる効果がある。
【００６４】また、この発明によれば、上記電界効果ト
ランジスタの製造方法において、上記III-Ｖ族化合物半
導体基板をＩｎＰ基板としたから、デバイス特性を低下
させることなく、信頼性を向上させた電界効果トランジ
スタを提供できる効果がある。
ランジスタの製造方法において、上記III-Ｖ族化合物半
導体基板をＩｎＰ基板としたから、デバイス特性を低下
させることなく、信頼性を向上させた電界効果トランジ
スタを提供できる効果がある。
【図１】 この発明の実施の形態１に係るＨＥＭＴの構
造を示す断面図である。
造を示す断面図である。
【図２】 この発明の実施の形態１に係るＨＥＭＴの製
造方法を示す断面工程図である。
造方法を示す断面工程図である。
【図３】 この発明の実施の形態２に係るＨＥＭＴの構
造を示す断面図である。
造を示す断面図である。
【図４】 この発明の実施の形態２に係るＨＥＭＴの製
造方法を示す断面工程図である。
造方法を示す断面工程図である。
【図５】 この発明の実施の形態２に係るＨＥＭＴの製
造方法の主要工程を示す断面図である。
造方法の主要工程を示す断面図である。
【図６】 従来のＨＥＭＴの構造を示す断面図である。
【図７】 従来の他のＨＥＭＴの構造を示す断面図であ
る。
る。
１ 半絶縁性ＩｎＰ基板、２ ｉ−ＡｌＩｎＡｓバッフ
ァ層、３ ｉ−ＩｎＧａＡｓチャネル層、４ ｉ−Ａｌ
ＩｎＡｓスペーサ層、５ ｎ−ＡｌＩｎＡｓ電子供給
層、６ ｉ−ＡｌＩｎＡｓショットキコンタクト層、７
ｎ−ＩｎＧａＡｓオーミックコンタクト層、８ ソー
ス電極、９ ドレイン電極、１０ ゲート電極、１１
誘電体保護膜、１２ フッ素混入保護膜、１３ ２次元
電子ガス、１４，１４ａ 表面保護膜、１４ｂ 第２の
開口部、１５ ゲートリセス、１６ フォトレジスト、
１７ ＥＢレジスト、１８ フォトレジスト、１９ 開
口部、２０ 誘電体マスク。
ァ層、３ ｉ−ＩｎＧａＡｓチャネル層、４ ｉ−Ａｌ
ＩｎＡｓスペーサ層、５ ｎ−ＡｌＩｎＡｓ電子供給
層、６ ｉ−ＡｌＩｎＡｓショットキコンタクト層、７
ｎ−ＩｎＧａＡｓオーミックコンタクト層、８ ソー
ス電極、９ ドレイン電極、１０ ゲート電極、１１
誘電体保護膜、１２ フッ素混入保護膜、１３ ２次元
電子ガス、１４，１４ａ 表面保護膜、１４ｂ 第２の
開口部、１５ ゲートリセス、１６ フォトレジスト、
１７ ＥＢレジスト、１８ フォトレジスト、１９ 開
口部、２０ 誘電体マスク。
Claims (9)
- 【請求項１】 半絶縁性III-Ｖ族化合物半導体基板と、 該基板上に配置されたチャネル層と、 該チャネル層上に配置された、ｎ型不純物を有するＡｌ
ＡｓとＩｎＡｓとを含む混晶化合物半導体層からなる電
子供給層と、 該電子供給層上に配置されたｎ型不純物を高濃度に含む
オーミックコンタクト層と、 該オーミックコンタクト層上にオーミック接触するよう
配置されたソース電極及びドレイン電極と、 上記オーミックコンタクト層の上記ソース電極とドレイ
ン電極とに挟まれた領域に形成された、該オーミックコ
ンタクト層の厚さよりも深い深さを有する開口部と、 該開口部の底面の一部領域上にショットキ接触するよう
配置されたゲート電極と、 上記開口部の底面の、上記ゲート電極が形成されている
領域以外の領域全面に配置された、Ａｌ，Ｉｎ，及びＡ
ｓの原子のうちの３つを同時に含まない半導体材料から
なる表面保護膜とを備えたことを特徴とする電界効果ト
ランジスタ。 - 【請求項２】 請求項１に記載の電界効果トランジスタ
において、 上記開口部の底面にはゲートリセスが設けられており、 上記ゲート電極は、該ゲートリセスの底面上に配置され
ていることを特徴とする電界効果トランジスタ。 - 【請求項３】 半絶縁性III-Ｖ族化合物半導体基板と、 該基板上に配置されたチャネル層と、 該チャネル層上に配置された、ｎ型不純物を有するＡｌ
ＡｓとＩｎＡｓとを含む混晶化合物半導体層からなる電
子供給層と、 該電子供給層上に配置されたｎ型不純物を高濃度に含む
オーミックコンタクト層と、 該オーミックコンタクト層上にオーミック接触するよう
配置されたソース電極及びドレイン電極と、 上記オーミックコンタクト層の上記ソース電極とドレイ
ン電極とに挟まれた領域に形成された、該オーミックコ
ンタクト層の厚さよりも深い深さを有する開口部と、 該開口部の底面全面に配置された、Ａｌ，Ｉｎ，及びＡ
ｓの原子のうちの３つを同時に含まない半導体材料から
なる表面保護膜と、 該保護膜の一部領域上にショットキ接触するよう配置さ
れたゲート電極とを備えたことを特徴とする電界効果ト
ランジスタ。 - 【請求項４】 請求項１，又は請求項３のいずれかに記
載の電界効果トランジスタにおいて、 上記III-Ｖ族化合物半導体基板はＩｎＰ基板であること
を特徴とする電界効果型トランジスタ。 - 【請求項５】 半絶縁性III-Ｖ族半導体基板上に、チャ
ネル層、ｎ型不純物を有するＡｌＡｓとＩｎＡｓとを含
む混晶化合物半導体層からなる電子供給層、及びｎ型不
純物を高濃度に含むオーミックコンタクト層を順次結晶
成長させる工程と、 該オーミックコンタクト層上にオーミック接触するよう
ソース電極及びドレイン電極を形成する工程と、 上記オーミックコンタクト層の上記ソース電極とドレイ
ン電極とに挟まれた領域に、該オーミックコンタクト層
の厚さよりも深い深さを有する開口部を形成する工程
と、 該開口部の底面の一部領域上にショットキ接触するよう
ゲート電極を形成する工程と、 上記開口部の底面を真空中でアニールする工程と、 該アニール工程に連続して、上記開口部の底面が大気に
触れない状態を維持したまま、上記開口部の底面の、上
記ゲート電極が形成されている領域以外の領域全面に、
Ａｌ，Ｉｎ，及びＡｓの原子のうちの３つを同時に含ま
ない半導体材料からなる表面保護膜を形成する工程とを
備えたことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項６】 請求項５に記載の電界効果トランジスタ
の製造方法において、 上記オーミックコンタクト層に開口部を形成する工程の
後、上記開口部の底面にゲートリセスを形成する工程を
備え、 上記ゲート電極を、該ゲートリセスの底面上に形成する
ことを特徴とする電界効果トランジスタの製造方法。 - 【請求項７】 半絶縁性III-Ｖ族化合物半導体基板上
に、チャネル層、ｎ型不純物を有するＡｌＡｓとＩｎＡ
ｓとを含む混晶化合物半導体層からなる電子供給層、及
びｎ型不純物を高濃度に含むオーミックコンタクト層を
順次結晶成長させる工程と、 該オーミックコンタクト層上にオーミック接触するよう
ソース電極及びドレイン電極を形成する工程と、 上記オーミックコンタクト層の上記ソース電極とドレイ
ン電極とに挟まれた領域に、該オーミックコンタクト層
の厚さよりも深い深さを有する開口部を形成する工程
と、 上記開口部の底面を真空中でアニールする工程と、 該アニール工程に連続して、上記開口部の底面が外気に
触れない状態を維持したまま、上記開口部の底面全面
に、Ａｌ，Ｉｎ，及びＡｓの原子のうちの３つを同時に
含まない半導体材料からなる表面保護膜を形成する工程
と、 該開口部の底面の一部領域上にショットキ接触するよう
ゲート電極を形成する工程とを備えたことを特徴とする
電界効果トランジスタの製造方法。 - 【請求項８】 半絶縁性III-Ｖ族化合物半導体基板上
に、チャネル層、ｎ型不純物を有するＡｌＡｓとＩｎＡ
ｓとを含む混晶化合物半導体層からなる電子供給層、及
びｎ型不純物を高濃度に含むオーミックコンタクト層を
順次結晶成長させる工程と、 該オーミックコンタクト層上にオーミック接触するよう
ソース電極及びドレイン電極を形成する工程と、 上記オーミックコンタクト層の上記ソース電極とドレイ
ン電極とに挟まれた領域に、該オーミックコンタクト層
の厚さよりも深い深さを有する第１の開口部を形成する
工程と、 上記第１の開口部の底面を真空中でアニールする工程
と、 該アニール工程に連続して、上記第１の開口部の底面が
外気に触れない状態を維持したまま、上記第１の開口部
の底面全面に、Ａｌ，Ｉｎ，及びＡｓの原子のうちの３
つを同時に含まない半導体材料からなる表面保護膜を形
成する工程と、 上記表面保護膜の一部領域に、上記第１の開口部の底面
に達する深さを有する第２の開口部を設ける工程と、 上記第２の開口部の底面を真空中でアニールする工程
と、 該真空アニール工程に連続して、上記第２の開口部の底
面が外気に触れない状態を維持したまま、上記第２の開
口部の底面上にショットキ接触するようゲート電極を形
成する工程とを備えたことを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項９】 請求項５，請求項７，又は請求項８のい
ずれかに記載の電界効果トランジスタの製造方法におい
て、 上記III-Ｖ族化合物半導体基板はＩｎＰ基板であること
を特徴とする電界効果型トランジスタの製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP8274592A JPH10125901A (ja) | 1996-10-17 | 1996-10-17 | 電界効果トランジスタ，及びその製造方法 |
| US08/805,363 US5811843A (en) | 1996-10-17 | 1997-02-24 | Field effect transistor |
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| JP8274592A JPH10125901A (ja) | 1996-10-17 | 1996-10-17 | 電界効果トランジスタ，及びその製造方法 |
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| JPH10125901A true JPH10125901A (ja) | 1998-05-15 |
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