JPH04245444A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH04245444A JPH04245444A JP2773291A JP2773291A JPH04245444A JP H04245444 A JPH04245444 A JP H04245444A JP 2773291 A JP2773291 A JP 2773291A JP 2773291 A JP2773291 A JP 2773291A JP H04245444 A JPH04245444 A JP H04245444A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、Ｉｎ系化合物半導体電
界効果トランジスタとその製造方法、特に、そのショッ
トキゲート電極を形成する方法に関する。近年のコンピ
ュータシステムの高速化あるいは通信の高周波数化の傾
向に応えるため、高速で動作可能な能動素子が要求され
、ｎ−ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ接合を用いた
ＨＥＭＴ等の化合物半導体電界効果トランジスタが期待
されている。
界効果トランジスタとその製造方法、特に、そのショッ
トキゲート電極を形成する方法に関する。近年のコンピ
ュータシステムの高速化あるいは通信の高周波数化の傾
向に応えるため、高速で動作可能な能動素子が要求され
、ｎ−ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ接合を用いた
ＨＥＭＴ等の化合物半導体電界効果トランジスタが期待
されている。
【０００２】
【従来の技術】Ｐｔは仕事関数が５．６ｅＶと大きく、
ショットキ接合の障壁高さが高いことから、従来、Ｇａ
Ａｓ系電界効果トランジスタのゲート電極として用いら
れてきた。さらに、Ｐｔは、ＧａＡｓとの反応性に富み
、３５０℃程度の熱処理によってＰｔゲート電極をＧａ
Ａｓ中に埋め込むことができ、この性質を利用すること
によって、そのしきい値電圧を調節することも知られて
いた。
ショットキ接合の障壁高さが高いことから、従来、Ｇａ
Ａｓ系電界効果トランジスタのゲート電極として用いら
れてきた。さらに、Ｐｔは、ＧａＡｓとの反応性に富み
、３５０℃程度の熱処理によってＰｔゲート電極をＧａ
Ａｓ中に埋め込むことができ、この性質を利用すること
によって、そのしきい値電圧を調節することも知られて
いた。
【０００３】
【発明が解決しようとする課題】図２は、ＰｔゲートＧ
ａＡｓＭＥＳＦＥＴにおける熱処理時間としきい値電圧
の関係図である。この図において、横軸は４００℃にお
ける熱処理時間（シンタリング時間）、縦軸は、この熱
処理後のしきい値電圧を示している。なお、この場合、
Ｐｔゲートの膜厚は７５０Åである。
ａＡｓＭＥＳＦＥＴにおける熱処理時間としきい値電圧
の関係図である。この図において、横軸は４００℃にお
ける熱処理時間（シンタリング時間）、縦軸は、この熱
処理後のしきい値電圧を示している。なお、この場合、
Ｐｔゲートの膜厚は７５０Åである。
【０００４】この図から明らかなように、しきい値電圧
は熱処理時間とともに変化し続ける（Ｎ．ＴＯＹＯＤＡ
ｅｔａｌ，Ｉｎｓｔ．Ｐｈｙｓ．Ｃｏｎｆ．Ｓｅｒ
．，Ｎｏ．６３，ｐ．５２１〜５２６，１９８２参照）
。これは、素子製造後にも、配線のためのボンディング
や使用中の温度上昇によって反応がさらに進み、しきい
値電圧がずれてしまう可能性があることを示している。
は熱処理時間とともに変化し続ける（Ｎ．ＴＯＹＯＤＡ
ｅｔａｌ，Ｉｎｓｔ．Ｐｈｙｓ．Ｃｏｎｆ．Ｓｅｒ
．，Ｎｏ．６３，ｐ．５２１〜５２６，１９８２参照）
。これは、素子製造後にも、配線のためのボンディング
や使用中の温度上昇によって反応がさらに進み、しきい
値電圧がずれてしまう可能性があることを示している。
【０００５】また、このときのＰｔの埋め込み量は、１
５００Å程度と見積もられているが、これは最近のＦＥ
Ｔが性能向上のため薄いチャネル層を用いていることを
考えると多過ぎるといえる。ところで、発明者らは、先
に、ＩｎＡｌＡｓ／ＩｎＧａＡｓＨＥＭＴにおいて、Ｐ
ｔをゲート電極として用いると高いショットキ障壁と良
好な電流電圧特性を示すことを発見した。
５００Å程度と見積もられているが、これは最近のＦＥ
Ｔが性能向上のため薄いチャネル層を用いていることを
考えると多過ぎるといえる。ところで、発明者らは、先
に、ＩｎＡｌＡｓ／ＩｎＧａＡｓＨＥＭＴにおいて、Ｐ
ｔをゲート電極として用いると高いショットキ障壁と良
好な電流電圧特性を示すことを発見した。
【０００６】しかし下記の２つの欠点、すなわち、１．
熱履歴によってしきい値電圧が大きくずれること２．Ｐ
ｔゲートの埋め込み量が多過ぎることの問題は、依然と
して残っていた。したがって本発明は、高いショットキ
障壁と良好な電流電圧特性をもち、製造過程あるいは製
造後における熱処理によってしきい値電圧が大きくずれ
ることがなく、Ｐｔの埋め込み量が過剰にならないよう
な電界効果トランジスタを提供することを目的とする。
熱履歴によってしきい値電圧が大きくずれること２．Ｐ
ｔゲートの埋め込み量が多過ぎることの問題は、依然と
して残っていた。したがって本発明は、高いショットキ
障壁と良好な電流電圧特性をもち、製造過程あるいは製
造後における熱処理によってしきい値電圧が大きくずれ
ることがなく、Ｐｔの埋め込み量が過剰にならないよう
な電界効果トランジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明にかかるＩｎＡｌ
ＡｓあるいはＩｎＧａＡｓからなる半導体表面上にショ
ットキゲート電極をもつ電界効果トランジスタにおいて
は、該ゲート電極の半導体表面に接触する部分はＰｔか
らなり、該半導体表面に接触するＰｔ層とその上層の金
属層との間にＴｉ層が挟まれている構成を採用した。ま
た、本発明にかかる電界効果トランジスタの製造方法に
おいては、ＩｎＡｌＡｓあるいはＩｎＧａＡｓからなる
半導体表面上にＰｔ層を形成する工程と、該Ｐｔ層の上
にＴｉ層を形成する工程と、該Ｔｉ層の上に上層の金属
層を形成する工程と、該Ｔｉ層より半導体側にあるＰｔ
層と半導体が反応する程度の熱を加えてショットキゲー
ト電極を埋め込む工程を採用した。
ＡｓあるいはＩｎＧａＡｓからなる半導体表面上にショ
ットキゲート電極をもつ電界効果トランジスタにおいて
は、該ゲート電極の半導体表面に接触する部分はＰｔか
らなり、該半導体表面に接触するＰｔ層とその上層の金
属層との間にＴｉ層が挟まれている構成を採用した。ま
た、本発明にかかる電界効果トランジスタの製造方法に
おいては、ＩｎＡｌＡｓあるいはＩｎＧａＡｓからなる
半導体表面上にＰｔ層を形成する工程と、該Ｐｔ層の上
にＴｉ層を形成する工程と、該Ｔｉ層の上に上層の金属
層を形成する工程と、該Ｔｉ層より半導体側にあるＰｔ
層と半導体が反応する程度の熱を加えてショットキゲー
ト電極を埋め込む工程を採用した。
【０００８】
【作用】本発明者は、熱処理に対するＩｎＡｌＡｓ中の
Ｔｉ層の拡散効果を調べるために、二次イオン質量分析
（ＳＩＭＳ）によって、ＩｎＡｌＡｓの深さ方向の組成
分析を行った。
Ｔｉ層の拡散効果を調べるために、二次イオン質量分析
（ＳＩＭＳ）によって、ＩｎＡｌＡｓの深さ方向の組成
分析を行った。
【０００９】図３は、ＩｎＡｌＡｓ上に単にＰｔ層をつ
けた場合の組成分析図である。この図において、横軸は
深さ（Å）、縦軸は二次イオンカウントすなわち各組成
の濃度を示している。また、図４は、図３の試料を、３
５０℃で１時間熱処理した後の組成分析図である。
けた場合の組成分析図である。この図において、横軸は
深さ（Å）、縦軸は二次イオンカウントすなわち各組成
の濃度を示している。また、図４は、図３の試料を、３
５０℃で１時間熱処理した後の組成分析図である。
【００１０】この図３と図４を比較すると、上記熱処理
による影響が分かる。すなわち、 １．ＰｔがＩｎＡｌＡｓ側に移動する。 ２．Ｉｎ、Ａｌは逆にＰｔ側に移動する。 この現象は、ＰｔとＩｎＡｌＡｓが反応して、Ｉｎ、Ａ
ｌがＰｔによって吸い出されてＰｔｘ Ｉｎｙ 、Ｐｔ
ｘ Ａｌｙ といった合金を形成し、Ｉｎ、Ａｌの抜け
た位置にＰｔが入って、ＰｔＡｓ２ のような合金が作
られることによるものと考えられる。この場合、ショッ
トキ接合はＰｔＡｓ２ とＩｎＡｌＡｓの界面にできる
。そのため、Ｐｔゲートの埋め込み量が多くなっている
。
による影響が分かる。すなわち、 １．ＰｔがＩｎＡｌＡｓ側に移動する。 ２．Ｉｎ、Ａｌは逆にＰｔ側に移動する。 この現象は、ＰｔとＩｎＡｌＡｓが反応して、Ｉｎ、Ａ
ｌがＰｔによって吸い出されてＰｔｘ Ｉｎｙ 、Ｐｔ
ｘ Ａｌｙ といった合金を形成し、Ｉｎ、Ａｌの抜け
た位置にＰｔが入って、ＰｔＡｓ２ のような合金が作
られることによるものと考えられる。この場合、ショッ
トキ接合はＰｔＡｓ２ とＩｎＡｌＡｓの界面にできる
。そのため、Ｐｔゲートの埋め込み量が多くなっている
。
【００１１】図５は、ＩｎＡｌＡｓ上にＰｔ／Ｔｉ／Ｐ
ｔ／Ａｕの４層電極をつけた場合の組成分析図である。 そして、図６は、図５の試料を、３５０℃で１時間熱処
理した後の組成分析図である。なお、最上層のＡｕは電
極の抵抗を下げるために設けたものである。図５と図６
を比較すると、ＰｔのＩｎＡｌＡｓ中への移動は認めら
れるが、Ｉｎ、Ａｌの表面側Ｐｔ（図中矢印「Ｐｔ」の
部分）中への移動は見られない。これは、Ｔｉ層が表面
側ＰｔとＩｎＡｌＡｓの間の反応を妨げていると考えら
れる。すなわち、ＩｎＡｌＡｓとの反応に関与している
Ｐｔは、最下層のＰｔ層のみと考えられる。
ｔ／Ａｕの４層電極をつけた場合の組成分析図である。 そして、図６は、図５の試料を、３５０℃で１時間熱処
理した後の組成分析図である。なお、最上層のＡｕは電
極の抵抗を下げるために設けたものである。図５と図６
を比較すると、ＰｔのＩｎＡｌＡｓ中への移動は認めら
れるが、Ｉｎ、Ａｌの表面側Ｐｔ（図中矢印「Ｐｔ」の
部分）中への移動は見られない。これは、Ｔｉ層が表面
側ＰｔとＩｎＡｌＡｓの間の反応を妨げていると考えら
れる。すなわち、ＩｎＡｌＡｓとの反応に関与している
Ｐｔは、最下層のＰｔ層のみと考えられる。
【００１２】つぎに、しきい値電圧の変化の熱処理時間
依存性を調べた。図７は、Ｐｔの膜厚としきい値電圧の
熱処理時間依存性を示す図である。この図においては、
最下層のＰｔ膜厚をパラメータとして、しきい値電圧の
熱処理時間依存性を示している。この図から分かるよう
に、しきい値電圧は、１分程度の熱処理で飽和し、また
、その飽和値はＰｔ膜厚に依存し、厚い程変化が大きい
。
依存性を調べた。図７は、Ｐｔの膜厚としきい値電圧の
熱処理時間依存性を示す図である。この図においては、
最下層のＰｔ膜厚をパラメータとして、しきい値電圧の
熱処理時間依存性を示している。この図から分かるよう
に、しきい値電圧は、１分程度の熱処理で飽和し、また
、その飽和値はＰｔ膜厚に依存し、厚い程変化が大きい
。
【００１３】これはやはり、ＩｎＡｌＡｓと反応するＰ
ｔが最下層のもののみに限られるためと考えられる。こ
のときのＰｔゲートの埋め込み量は１０〜１００Åと見
積もられ、最近の薄層化した電界効果トランジスタにも
充分に適用できる。以上の実験的知見から、最下層Ｐｔ
の膜厚を適当に選び、１分以上の熱処理を行うことによ
り、所望のしきい値電圧をもち、熱的に安定で、良好な
ゲート特性をもつ電界効果トランジスタが得られること
がわかる。
ｔが最下層のもののみに限られるためと考えられる。こ
のときのＰｔゲートの埋め込み量は１０〜１００Åと見
積もられ、最近の薄層化した電界効果トランジスタにも
充分に適用できる。以上の実験的知見から、最下層Ｐｔ
の膜厚を適当に選び、１分以上の熱処理を行うことによ
り、所望のしきい値電圧をもち、熱的に安定で、良好な
ゲート特性をもつ電界効果トランジスタが得られること
がわかる。
【００１４】
【実施例】図１は、本発明をＩｎＡｌＡｓ／ＩｎＧａＡ
ｓＨＥＭＴに適用した実施例の断面図である。この図に
おいて、１は半絶縁性ＩｎＰ基板、２はＩｎ０．５２Ａ
ｌ０．４８Ａｓ層、３はＩｎ０．５３Ｇａ０．４７Ａｓ
層、４はｎ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層、５はｎ
−Ｉｎ０．５３Ｇａ０．４７Ａｓ層、６はＰｔ層、７は
Ｔｉ層、８はＰｔ層、９はＡｕＧｅ／Ａｕソース電極、
１０はＡｕＧｅ／Ａｕドレイン電極である。
ｓＨＥＭＴに適用した実施例の断面図である。この図に
おいて、１は半絶縁性ＩｎＰ基板、２はＩｎ０．５２Ａ
ｌ０．４８Ａｓ層、３はＩｎ０．５３Ｇａ０．４７Ａｓ
層、４はｎ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層、５はｎ
−Ｉｎ０．５３Ｇａ０．４７Ａｓ層、６はＰｔ層、７は
Ｔｉ層、８はＰｔ層、９はＡｕＧｅ／Ａｕソース電極、
１０はＡｕＧｅ／Ａｕドレイン電極である。
【００１５】この装置は、半絶縁性ＩｎＰ基板１上にＩ
ｎ０．５２Ａｌ０．４８Ａｓ層２、Ｉｎ０．５３Ｇａ０
．４７Ａｓ層３、ｎ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層
４、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層５を成長し、
ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層５の一部をエッチ
ング除去して、ｎ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層４
の表面を露出し、その表面に厚さ１００ÅのＰｔ層、厚
さ５００ÅのＴｉ層、厚さ１０００ÅのＰｔ層を形成し
、この３層をパターニングしてゲート電極を形成し、ｎ
−Ｉｎ０．５３Ｇａ０．４７Ａｓ層５の上にＡｕＧｅ／
Ａｕソース電極９と、ＡｕＧｅ／Ａｕドレイン電極１０
を形成し、前記ゲート電極６、７、８を形成した後に熱
処理過程を加えて完成する。
ｎ０．５２Ａｌ０．４８Ａｓ層２、Ｉｎ０．５３Ｇａ０
．４７Ａｓ層３、ｎ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層
４、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層５を成長し、
ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層５の一部をエッチ
ング除去して、ｎ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層４
の表面を露出し、その表面に厚さ１００ÅのＰｔ層、厚
さ５００ÅのＴｉ層、厚さ１０００ÅのＰｔ層を形成し
、この３層をパターニングしてゲート電極を形成し、ｎ
−Ｉｎ０．５３Ｇａ０．４７Ａｓ層５の上にＡｕＧｅ／
Ａｕソース電極９と、ＡｕＧｅ／Ａｕドレイン電極１０
を形成し、前記ゲート電極６、７、８を形成した後に熱
処理過程を加えて完成する。
【００１６】このＰｔ層の厚さは前記の１００Å程度で
足り、また、熱処理は、先の実施例において述べたよう
に、３５０℃〜４００℃程度である。上記のＰｔ層の効
果は、ＩｎＧａＡｓにおいても見出される。
足り、また、熱処理は、先の実施例において述べたよう
に、３５０℃〜４００℃程度である。上記のＰｔ層の効
果は、ＩｎＧａＡｓにおいても見出される。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
Ｐｔを用いることによってショットキ障壁が高く、熱処
理を加えることによって所望のしきい値電圧をもち、か
つ、ゲート電極の最下層のＰｔ層と上層の金属との間に
Ｔｉ層を介在させることによって熱に対して安定なＩｎ
ＧａＡｓ、ＩｎＧａＡｓ等のＩｎ系化合物半導体からな
る電界効果トランジスタを実現することができる。
Ｐｔを用いることによってショットキ障壁が高く、熱処
理を加えることによって所望のしきい値電圧をもち、か
つ、ゲート電極の最下層のＰｔ層と上層の金属との間に
Ｔｉ層を介在させることによって熱に対して安定なＩｎ
ＧａＡｓ、ＩｎＧａＡｓ等のＩｎ系化合物半導体からな
る電界効果トランジスタを実現することができる。
【図１】本発明をＩｎＡｌＡｓ／ＩｎＧａＡｓＨＥＭＴ
に適用した実施例の断面図である。
に適用した実施例の断面図である。
【図２】ＰｔゲートＧａＡｓＭＥＳＦＥＴにおける熱処
理時間としきい値電圧の関係図である。
理時間としきい値電圧の関係図である。
【図３】ＩｎＡｌＡｓ上に単にＰｔ層をつけた場合の組
成分析図である。
成分析図である。
【図４】図３の試料を、３５０℃で１時間熱処理した後
の組成分析図である。
の組成分析図である。
【図５】ＩｎＡｌＡｓ上にＰｔ／Ｔｉ／Ｐｔ／Ａｕの４
層電極をつけた場合の組成分析図である。
層電極をつけた場合の組成分析図である。
【図６】図５の試料を、３５０℃で１時間熱処理した後
の組成分析図である。
の組成分析図である。
【図７】Ｐｔの膜厚としきい値電圧の熱処理時間依存性
を示す図である。
を示す図である。
１ 半絶縁性ＩｎＰ基板
２ Ｉｎ０．５２Ａｌ０．４８Ａｓ層３ Ｉｎ０．
５３Ｇａ０．４７Ａｓ層４ ｎ−Ｉｎ０．５２Ａｌ０
．４８Ａｓ層５ ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓ
層６ Ｐｔ層 ７ Ｔｉ層 ８ Ｐｔ層 ９ ＡｕＧｅ／Ａｕソース電極 １０ ＡｕＧｅ／Ａｕドレイン電極
５３Ｇａ０．４７Ａｓ層４ ｎ−Ｉｎ０．５２Ａｌ０
．４８Ａｓ層５ ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓ
層６ Ｐｔ層 ７ Ｔｉ層 ８ Ｐｔ層 ９ ＡｕＧｅ／Ａｕソース電極 １０ ＡｕＧｅ／Ａｕドレイン電極
Claims (3)
- 【請求項１】 ＩｎＡｌＡｓあるいはＩｎＧａＡｓか
らなる半導体表面上にショットキゲート電極をもつ電界
効果トランジスタにおいて、該ゲート電極の半導体表面
に接触する部分はＰｔ層からなり、該半導体表面に接触
するＰｔ層とその上層の金属層との間にＴｉ層が挟まれ
ていることを特徴とする電界効果トランジスタ。 - 【請求項２】 ＩｎＡｌＡｓあるいはＩｎＧａＡｓか
らなる半導体表面上にショットキゲート電極をもつ電界
効果トランジスタにおいて、該ゲート電極の半導体表面
に第１のＰｔ層が形成され、その上にＴｉ層が形成され
、さらにその上に第２のＰｔ層が形成されており、該第
２のＰｔ層は、該第１のＰｔ層よりも厚いことを特徴と
する電界効果トランジスタ。 - 【請求項３】 ＩｎＡｌＡｓあるいはＩｎＧａＡｓか
らなる半導体表面上にＰｔ層を形成する工程と、該Ｐｔ
層の上にＴｉ層を形成する工程と、該Ｔｉ層の上に上層
の金属層を形成する工程と、該Ｔｉ層より半導体側にあ
るＰｔ層と半導体が反応する程度の熱を加えてショット
キゲート電極を埋め込む工程を含むことを特徴とする電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2773291A JPH04245444A (ja) | 1991-01-30 | 1991-01-30 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2773291A JPH04245444A (ja) | 1991-01-30 | 1991-01-30 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245444A true JPH04245444A (ja) | 1992-09-02 |
Family
ID=12229197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2773291A Withdrawn JPH04245444A (ja) | 1991-01-30 | 1991-01-30 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245444A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811843A (en) * | 1996-10-17 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| JP6222408B1 (ja) * | 2017-02-27 | 2017-11-01 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
-
1991
- 1991-01-30 JP JP2773291A patent/JPH04245444A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811843A (en) * | 1996-10-17 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| JP6222408B1 (ja) * | 2017-02-27 | 2017-11-01 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| WO2018154754A1 (ja) * | 2017-02-27 | 2018-08-30 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| KR20190105641A (ko) * | 2017-02-27 | 2019-09-17 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |