JPS5961059A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5961059A JPS5961059A JP57169783A JP16978382A JPS5961059A JP S5961059 A JPS5961059 A JP S5961059A JP 57169783 A JP57169783 A JP 57169783A JP 16978382 A JP16978382 A JP 16978382A JP S5961059 A JPS5961059 A JP S5961059A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野］
この発明は、半絶縁性ＧａＡｓ基板て工７・・ノスメン
ト型電界効果トランジスタとデブレノ’／ Ｆ？ン型電
界効果トランジスタを集積してなる半導体装置の製造方
法に関する。
ト型電界効果トランジスタとデブレノ’／ Ｆ？ン型電
界効果トランジスタを集積してなる半導体装置の製造方
法に関する。
［従来技術とその間題屯］
半絶縁性ＧａＡＳ基板にエン・・ノスメント型Ｉ這界効
果トランジスタ（以下Ｅ型Ｆ’ＥＴ）とデブレノシロン
型電界効果トランジスタ（以下Ｄ型ＰＥＴ）とを集積し
てＦ４／Ｄ型ゲート回路を構成するときけ 一従来、第
１１ａに示す構造のＦＥＴを用いてきた。
果トランジスタ（以下Ｅ型Ｆ’ＥＴ）とデブレノシロン
型電界効果トランジスタ（以下Ｄ型ＰＥＴ）とを集積し
てＦ４／Ｄ型ゲート回路を構成するときけ 一従来、第
１１ａに示す構造のＦＥＴを用いてきた。
図に１＝−いて、１は半絶縁性ＱａＡ８基板、２は絶縁
膜、３ 、４ バーすれぞれＦ Ｅ Ｔ’のチャネル領
域となるＮ層、５１〜５４は夫々のＦＥＴのソース及び
ドレイン領域となる１層、６□〜６４は夫々のＦＥＴの
ソース及びドレインの′４極、７１，７□はゲート電（
メであって、Ｎ層との間でショットキー障壁を形成して
いる。そして特に、Ｄ型ＦＩＢＴ、ｇ型ＦＥ゛ｒのチャ
ネル領域となるＮ層を形成するには、注入イオンの濃度
、エネルギーをかえて、別のイオン注入工程を必要とす
る。そして、０型ゲート回路の市電動作の確実性を増す
ために、チャネル領域の深さのばらつきに起因するＦＥ
Ｔのピンチオフ電圧の分散の絶対値を小さくする努力が
進められている。
膜、３ 、４ バーすれぞれＦ Ｅ Ｔ’のチャネル領
域となるＮ層、５１〜５４は夫々のＦＥＴのソース及び
ドレイン領域となる１層、６□〜６４は夫々のＦＥＴの
ソース及びドレインの′４極、７１，７□はゲート電（
メであって、Ｎ層との間でショットキー障壁を形成して
いる。そして特に、Ｄ型ＦＩＢＴ、ｇ型ＦＥ゛ｒのチャ
ネル領域となるＮ層を形成するには、注入イオンの濃度
、エネルギーをかえて、別のイオン注入工程を必要とす
る。そして、０型ゲート回路の市電動作の確実性を増す
ために、チャネル領域の深さのばらつきに起因するＦＥ
Ｔのピンチオフ電圧の分散の絶対値を小さくする努力が
進められている。
しかるに、ＩＶＤ型ゲート回路ではＦ３ＷＦＥＴとＤ
型’ｌｉ’ Ｉｆｌ Ｔのピンチオフ電圧の分散の方向
が同じである程（相関が強い程）、社同じ分散量であっ
てもイールドは高くなる０しかし、従来のＦＥＴ製造方
法のようにＤ型ＦＥＴとＥ型ＦＥＴの形成を別のイオン
注入工程で行っていたのでは両ＦＥＴのピンチオフ電圧
の分散がばらばらなので、この相関をさらに強くできれ
ばイールドは一層高くなる。
型’ｌｉ’ Ｉｆｌ Ｔのピンチオフ電圧の分散の方向
が同じである程（相関が強い程）、社同じ分散量であっ
てもイールドは高くなる０しかし、従来のＦＥＴ製造方
法のようにＤ型ＦＥＴとＥ型ＦＥＴの形成を別のイオン
注入工程で行っていたのでは両ＦＥＴのピンチオフ電圧
の分散がばらばらなので、この相関をさらに強くできれ
ばイールドは一層高くなる。
［発明の概要］
この究明は、半絶縁性ＱａＡｓ基板上にＥ型Ｆ’ＥＴと
Ｄ型ＦＢＴを形成するにあたって、基板上にＤ型ＦＥＴ
の位置では薄く、Ｅ型ＦＥＴの位置では厚く絶縁膜を付
着しておき、同じエネルギーでイオンを注入すると、絶
縁膜通過後のエネルギーは膜内でのエネルギー損失清の
違いから、■）型ＦＥＴのところでは比較的深く、Ｅ型
ＦＥＴのところでは浅くなるので、１回のイオン注入工
程で同時にＥ型ＦＥＴとＤ型ＦＥＴのチャネル領域を作
ることを特徴としている。
Ｄ型ＦＢＴを形成するにあたって、基板上にＤ型ＦＥＴ
の位置では薄く、Ｅ型ＦＥＴの位置では厚く絶縁膜を付
着しておき、同じエネルギーでイオンを注入すると、絶
縁膜通過後のエネルギーは膜内でのエネルギー損失清の
違いから、■）型ＦＥＴのところでは比較的深く、Ｅ型
ＦＥＴのところでは浅くなるので、１回のイオン注入工
程で同時にＥ型ＦＥＴとＤ型ＦＥＴのチャネル領域を作
ることを特徴としている。
さらに、この発明はＥ型ＦＥＴのチャネル領域の深さ、
ゲート長、ゲート幅をそれぞｈａ、Ｌ。
ゲート長、ゲート幅をそれぞｈａ、Ｌ。
炉とし、まだＤ型ＦＥＴについてはＲＤ、ＬＤ、ＷＤと
にな；）ように設定することを’Ｉ’５’徴としている
。
にな；）ように設定することを’Ｉ’５’徴としている
。
［うと明の効果］
この製１、り方法によれば次のような効果がある。
まずイオン注入回数が一回で済むので、工程が容易であ
る。まだ、】）型Ｆ’ＢＴとＥ型ＦＥＴのチャネル頭載
形成工程によるＤ型ＦｇＴとＥ型ＦｇＴのチャネル領域
の深さの分散の相関は強くなっている。しだがって、同
じピンチオフ電圧の分散ｉ１ｔに対しても、この製η１
１方法により作った１２．’Ｔ） ７ｆｉ９゜ゲートの
方が相関が強いので１１丁常動作し易い。さらに、この
製造方法において、Ｅ型Ｆ Ｆｆ Ｔと、Ｄ型Ｆ’ＥＴ
のチャネル領域の深さの比を、Ｄ型ＦＢ１゛のゲート幅
をゲート長で割った値と、Ｅ型Ｆ １弓゛１゛のゲート
幅をゲート長で割った値との比にほぼ等しくなるように
設定しているので、さらにゲートの正常用り作を６層ｍ
実にすることになる。これは次の理由による。
る。まだ、】）型Ｆ’ＢＴとＥ型ＦＥＴのチャネル頭載
形成工程によるＤ型ＦｇＴとＥ型ＦｇＴのチャネル領域
の深さの分散の相関は強くなっている。しだがって、同
じピンチオフ電圧の分散ｉ１ｔに対しても、この製η１
１方法により作った１２．’Ｔ） ７ｆｉ９゜ゲートの
方が相関が強いので１１丁常動作し易い。さらに、この
製造方法において、Ｅ型Ｆ Ｆｆ Ｔと、Ｄ型Ｆ’ＥＴ
のチャネル領域の深さの比を、Ｄ型ＦＢ１゛のゲート幅
をゲート長で割った値と、Ｅ型Ｆ １弓゛１゛のゲート
幅をゲート長で割った値との比にほぼ等しくなるように
設定しているので、さらにゲートの正常用り作を６層ｍ
実にすることになる。これは次の理由による。
第２図に示すように、Ｅ型ｐｇ’ｒ、Ｄ型Ｆ ＩＤ Ｔ
を用いた１・〆Ｉ）型インバータ、ゲートを考える。図
で、８はＤをＦト】Ｔ、９はＥ型ＦＥＴである。この入
出力伝播特性は第３図のようになる。１０は論理ノロー
レベル（ｖＬ）、１１はノ・イレベル（Ｖｌ（）、ｌＯ
′、１１′は論理Ｊ辰幅のＩＡＯを、それぞれローレベ
ルに加えハイレベルかう差引いたレベル、１２ハローレ
ベルノイズマージン、１３はハイレベルノイズマージン
。
を用いた１・〆Ｉ）型インバータ、ゲートを考える。図
で、８はＤをＦト】Ｔ、９はＥ型ＦＥＴである。この入
出力伝播特性は第３図のようになる。１０は論理ノロー
レベル（ｖＬ）、１１はノ・イレベル（Ｖｌ（）、ｌＯ
′、１１′は論理Ｊ辰幅のＩＡＯを、それぞれローレベ
ルに加えハイレベルかう差引いたレベル、１２ハローレ
ベルノイズマージン、１３はハイレベルノイズマージン
。
１４は論理振幅の中点を出力するような入力の′ｉｌ圧
（ｖｏ）、Ｉ５はゲインである。ここで、Ｄ型ＦＥＴと
Ｅ４１ＦＥＴのピンチオフ４圧の分散によって、ノ飄イ
レペル、ローレベルＶゲインはほとんど動かないとする
。つまりＶ。のみが変動すると考える。すると、このイ
ンバータゲートにおいてＥ型ＦＥＴ、Ｄ型Ｆ Ｉ’、
Ｔの飽和領域（工ゎｌ’Ｄ）の式は次のようにかける。
（ｖｏ）、Ｉ５はゲインである。ここで、Ｄ型ＦＥＴと
Ｅ４１ＦＥＴのピンチオフ４圧の分散によって、ノ飄イ
レペル、ローレベルＶゲインはほとんど動かないとする
。つまりＶ。のみが変動すると考える。すると、このイ
ンバータゲートにおいてＥ型ＦＥＴ、Ｄ型Ｆ Ｉ’、
Ｔの飽和領域（工ゎｌ’Ｄ）の式は次のようにかける。
ただし、■はドレイン４流、’ ｌ）Ｓ Ｓは最大ドレ
イン電流、■、はピンチオフ電圧、Ｖｔｈばしきい値１
工圧、Ｖｉｎは入力醒圧であり、各変数の右肩のＥ 、
Ｉ）の添字（よ、１・：型Ｆ １８ ＴあるいはＪ）
型ＦＢＴについてシ の変数であることを示ｔ。またしきい値１ｎ圧と、ピン
チオフＩＪ、圧との間には次のような関係がある。
イン電流、■、はピンチオフ電圧、Ｖｔｈばしきい値１
工圧、Ｖｉｎは入力醒圧であり、各変数の右肩のＥ 、
Ｉ）の添字（よ、１・：型Ｆ １８ ＴあるいはＪ）
型ＦＢＴについてシ の変数であることを示ｔ。またしきい値１ｎ圧と、ピン
チオフＩＪ、圧との間には次のような関係がある。
ｖｔｈ ＋ Ｖｐ−＝ψ。（定数：ビルトイン電圧）
・・・＠そして、パｊ￥３図に示し７Ｆイ／パータ特
性をもつインバータのＩＥ常動作率が最大になるのは、
ローレベルノイズマージン吉ハイレベルノイズマージン
が等しいとへである。そうなるには、 −Ｖｌ、 −ト ＶＬ Ｖｏ−−（一定） ・・（や と、すればよい。したがって、（つ式が成立するようｌ
Ｖｔｂ′）、Ｖｔｈ’″の関係は（１）、０式におい
てとしたときのＶｔｈＤ、 ＶｔｈＬの関係として与え
られる。すなわちＶＢ、Ｄ＞ Ｏ、Ｖｔｈ” ＜ ＯＫ
注Ｑ Ｌ テ’、Ｅ）。
・・・＠そして、パｊ￥３図に示し７Ｆイ／パータ特
性をもつインバータのＩＥ常動作率が最大になるのは、
ローレベルノイズマージン吉ハイレベルノイズマージン
が等しいとへである。そうなるには、 −Ｖｌ、 −ト ＶＬ Ｖｏ−−（一定） ・・（や と、すればよい。したがって、（つ式が成立するようｌ
Ｖｔｂ′）、Ｖｔｈ’″の関係は（１）、０式におい
てとしたときのＶｔｈＤ、 ＶｔｈＬの関係として与え
られる。すなわちＶＢ、Ｄ＞ Ｏ、Ｖｔｈ” ＜ ＯＫ
注Ｑ Ｌ テ’、Ｅ）。
（りを解くと、
て、Ｅ型１＝’ Ｅ Ｔ、１〕型ＦＩ’ｌＴのしきい（
直のばらつき△Ｖｔｈ”、△ｙ ｔｈ ＋）が０式で示
される保舵によって結ばれていると、ｉＥ常動作確率が
高い。すなわち、というしり係が成り立っていればよい
わけである。
直のばらつき△Ｖｔｈ”、△ｙ ｔｈ ＋）が０式で示
される保舵によって結ばれていると、ｉＥ常動作確率が
高い。すなわち、というしり係が成り立っていればよい
わけである。
ところで、ピンチオフ屯ＩＥは、不純物ω１度が一定で
あれば、次の式で近似的に表わされる。
あれば、次の式で近似的に表わされる。
（Ｎ、イ（鈍物濃度、ｑ：単イヘを電荷、と：′４′−
導体のＡ’ｎ ’ｔεｔに仁 ） ここで、同時イオン打込みで均一なチャネル領域を作っ
ておけば、不純物ｄ ｎＴ、Ｎ ：、トＤＴ（すＦ Ｅ
Ｔ、Ｅ型ＦＥＴＫダ・１しで、共通な値になるので、
Ｖｔ１）式より、Ｅ型ＦＥＴ、Ｄ型ＦＥＴのビア ｆ
ｄフｔｉ ＩＥのばらつきの比は次のようになる。ただ
し、ここまた■式より△Ｖｔｈ ”−△Ｖ、となるこ吉
に注はす、Ｈ，、Ｌ、こ０比ノ）（＜７）式での係、改
に等１−．いければ良いｔ−）で、 となることが条件である。ところでドレイ／電流の最大
賄Ｔｌ）５５ ’ま次のように書ける。
導体のＡ’ｎ ’ｔεｔに仁 ） ここで、同時イオン打込みで均一なチャネル領域を作っ
ておけば、不純物ｄ ｎＴ、Ｎ ：、トＤＴ（すＦ Ｅ
Ｔ、Ｅ型ＦＥＴＫダ・１しで、共通な値になるので、
Ｖｔ１）式より、Ｅ型ＦＥＴ、Ｄ型ＦＥＴのビア ｆ
ｄフｔｉ ＩＥのばらつきの比は次のようになる。ただ
し、ここまた■式より△Ｖｔｈ ”−△Ｖ、となるこ吉
に注はす、Ｈ，、Ｌ、こ０比ノ）（＜７）式での係、改
に等１−．いければ良いｔ−）で、 となることが条件である。ところでドレイ／電流の最大
賄Ｔｌ）５５ ’ま次のように書ける。
＋ｔ−ｗ′；＋′ｖ。
ＩＴ）５５”□
；４Ｌ
ここで、σは導電率、Ｗはゲート幅、ａはチャネルｍｌ
賊の厚さ、■１）はピンチオフ市川、Ｌがゲート１に？
Ｘ′ある。この式より、ＥルリＦ Ｅ Ｔの変数（（は
添字ＩＦＩを、Ｄ型Ｆ ト； Ｔにｌｄ’Ｄ’をつけて
表わすととなるので［相］式よりこれが註／ａ１）とな
ればよい、さらに（り式より であることに注意してまとめると、 ａ１′Ｗ／Ｌ Ｘ呻 ａｌ″Ｗ／Ｌ と、する。これが動作確率を高くするチャネル領域の深
さの化である。
賊の厚さ、■１）はピンチオフ市川、Ｌがゲート１に？
Ｘ′ある。この式より、ＥルリＦ Ｅ Ｔの変数（（は
添字ＩＦＩを、Ｄ型Ｆ ト； Ｔにｌｄ’Ｄ’をつけて
表わすととなるので［相］式よりこれが註／ａ１）とな
ればよい、さらに（り式より であることに注意してまとめると、 ａ１′Ｗ／Ｌ Ｘ呻 ａｌ″Ｗ／Ｌ と、する。これが動作確率を高くするチャネル領域の深
さの化である。
上述のように、Ｄ型Ｆ ＥＴ ｔ−’ Ｔ＞ 型Ｆ Ｅ
Ｔのチャネル領域を一回のイオン注入で製Ｊ告できる
ことは工程の簡略化のみならず、回路全体としても動作
をより確実にする。
Ｔのチャネル領域を一回のイオン注入で製Ｊ告できる
ことは工程の簡略化のみならず、回路全体としても動作
をより確実にする。
〔発明の実施例］
この発明の一実施例の構造を第４Ｌ２］に示し、その製
造工程をＭ５図（ａ）〜（→に示す。製造工程にｆｔっ
て説明すると、第５図（１）に示すように半絶縁性Ｇａ
ＡＳ 基板１６上を絶縁膜１７で覆イ、Ｉ） ｊｌ’Ｊ
Ｐ ＥＴのチャネル形成１１′ｌ置ではエツチングに
より絶縁膜を薄ぐする。次に（ｂ）に示すようにレジス
ト１８をつけて、連続的にエネルギーをかえながらイオ
ン注入すると、Ｄ型Ｆ ＥＴのチャネル領域１９は深く
、ＢＪｌｑ Ｆ Ｉ（Ｔのチャネル領域Ｗは浅く、しか
もほぼ均一濃度Ｎで形成される。そして（Ｃ）に示すよ
うにレジストＩｓ 茫除去し、絶縁膜を均一の厚さにな
るようにエツチングする。次に（ｄ）のようにレジスト
２１をつけて、高一度でイオンを注入し、ドレイン・ソ
ースの′−１極領域２２１〜２２４を形成する。さらに
（ｅ）に示すようにレジストを除去し、絶縁膜に穴を開
け、ドレイン・ソース’ｌｔ極（ｈＷＧｅ ） ２３１
〜：２３４を取り付ける。最後に各ゲート領域の絶縁膜
に穴を開けｏａＡｓ ＩＩＪとの間にシＨットキー障壁
を形成する例えばｈｌからなるゲート′シイ眞２４１，
２４２を形成して、Ｄ型ＦＥＴとＢ型ＦＥＴが完成する
。
造工程をＭ５図（ａ）〜（→に示す。製造工程にｆｔっ
て説明すると、第５図（１）に示すように半絶縁性Ｇａ
ＡＳ 基板１６上を絶縁膜１７で覆イ、Ｉ） ｊｌ’Ｊ
Ｐ ＥＴのチャネル形成１１′ｌ置ではエツチングに
より絶縁膜を薄ぐする。次に（ｂ）に示すようにレジス
ト１８をつけて、連続的にエネルギーをかえながらイオ
ン注入すると、Ｄ型Ｆ ＥＴのチャネル領域１９は深く
、ＢＪｌｑ Ｆ Ｉ（Ｔのチャネル領域Ｗは浅く、しか
もほぼ均一濃度Ｎで形成される。そして（Ｃ）に示すよ
うにレジストＩｓ 茫除去し、絶縁膜を均一の厚さにな
るようにエツチングする。次に（ｄ）のようにレジスト
２１をつけて、高一度でイオンを注入し、ドレイン・ソ
ースの′−１極領域２２１〜２２４を形成する。さらに
（ｅ）に示すようにレジストを除去し、絶縁膜に穴を開
け、ドレイン・ソース’ｌｔ極（ｈＷＧｅ ） ２３１
〜：２３４を取り付ける。最後に各ゲート領域の絶縁膜
に穴を開けｏａＡｓ ＩＩＪとの間にシＨットキー障壁
を形成する例えばｈｌからなるゲート′シイ眞２４１，
２４２を形成して、Ｄ型ＦＥＴとＢ型ＦＥＴが完成する
。
より具体的な数値を挙げれば次のようになる。
たとえば、ピンチオフ電圧をＢ型ＦＥＴではｖｐ］１８
＝０．７Ｖ、１）型１４ＴではＶ、Ｄ＝ １．４ＶＫ
Ｌ、Ｅ型ＦＥＴのしきい値の深さをａ −０，１μｍぐ
らいにしようとする場合は、（１９式により、Ｅ型Ｆ
Ｉ弓′１゛とＤ型ＦＥ Ｔのチャネル領域の厚さの比は
０式より、ヨッて、ａＩ）＝１．４ Ｘ ａ” ＝ ０
．１４μｍまたＱ’３式により、ゲート幅とゲート長の
比を、にする。さらに不純物濃度Ｎは０式よりとすれば
よいことになる。
＝０．７Ｖ、１）型１４ＴではＶ、Ｄ＝ １．４ＶＫ
Ｌ、Ｅ型ＦＥＴのしきい値の深さをａ −０，１μｍぐ
らいにしようとする場合は、（１９式により、Ｅ型Ｆ
Ｉ弓′１゛とＤ型ＦＥ Ｔのチャネル領域の厚さの比は
０式より、ヨッて、ａＩ）＝１．４ Ｘ ａ” ＝ ０
．１４μｍまたＱ’３式により、ゲート幅とゲート長の
比を、にする。さらに不純物濃度Ｎは０式よりとすれば
よいことになる。
以北説明したように本発明によれば１回のイオン注入に
よってＥ型ＦＥＴとＤ型Ｔｉ’ Ｅ Ｔのチャネル層を
作ることができるので、ピンチオフ電圧のばらつへが同
じ方向となりやすく（ピンチオフ電圧の相関が強く）、
結果的にイールドが改善できる。さらにチャネル層の厚
さの比とゲート長及びゲート幅の比とある関係を保つこ
吉によって一層イールドの改善が行える。
よってＥ型ＦＥＴとＤ型Ｔｉ’ Ｅ Ｔのチャネル層を
作ることができるので、ピンチオフ電圧のばらつへが同
じ方向となりやすく（ピンチオフ電圧の相関が強く）、
結果的にイールドが改善できる。さらにチャネル層の厚
さの比とゲート長及びゲート幅の比とある関係を保つこ
吉によって一層イールドの改善が行える。
４．１４面の「、ｊノ１ｔな１況明
２ｊＧ １図は従来の０３人Ｓ基板を用いたＤ壁ＦＢＴ
と１■俵ＦＥＴのＱｌ造を示す図、第２図はｌｒ、／ｓ
〕インバータゲート（、“マ成図、第３図はインバータ
特性を示す図、第４図はこの発明の一実施例の購成を示
す図、・５Ｊ５図（ａ）〜（ｅ）はこの発明の一実施例
であるＴ：Ｅ４図の製造工程を示す図である。
と１■俵ＦＥＴのＱｌ造を示す図、第２図はｌｒ、／ｓ
〕インバータゲート（、“マ成図、第３図はインバータ
特性を示す図、第４図はこの発明の一実施例の購成を示
す図、・５Ｊ５図（ａ）〜（ｅ）はこの発明の一実施例
であるＴ：Ｅ４図の製造工程を示す図である。
Ｑｌ・・・Ｄ型ＦＢＴ、 Ｑ２・Ｉる型ＦＥＴ、１６
・半絶縁性ＧａＡＳ基板、１７・・・絶縁膜、１９−Ｄ
型ＦＥＴＬｙ）Ｎ１１．２ｏ−Ｅ型ＦＥＴ０Ｎ層。
・半絶縁性ＧａＡＳ基板、１７・・・絶縁膜、１９−Ｄ
型ＦＥＴＬｙ）Ｎ１１．２ｏ−Ｅ型ＦＥＴ０Ｎ層。
２２１〜２２４ ・Ｎ＋ｉｉ、 ２３１，２３２・
・・配線、２４１．２４□・・・ゲート電極。
・・配線、２４１．２４□・・・ゲート電極。
代理人 弁理士 則 近 憲 佑
（ほか１名）
ガ゛５１図
８ ＦＥＴ Ｅ−ＦＩＴＯ￥ ２ 図
勉
Ｖ外
第３図
ｆｔｌ
第４図
第 ５ 図
Ｑｔ Ｑ。
Claims (1)
- 【特許請求の範囲】 （１）半絶縁性ＧａＡｓ基板にエンハンスメント型区界
効果トランジスタとデブレッシ四ン型電界効果トランジ
スタとを形成してなる半導体装置を製造するに際し、前
記基板とに絶縁膜を、前記エンハンスメント型電界効果
トランジスタ形成位置では厚く、前記デプレッ’／ｖｘ
ン型電界効果トランジスタ形成位置では薄く形成し、そ
の−Ｆからイオン注入を行って、深さの異なるイオン注
入領域を形成することを特徴とする半導体装置の製造方
法。 （２）イオン注入領域の不純物濃度が、０ａＡＳ基板の
表面から一定深さまで均一であることを特徴とする特許 の製造方法。 とを特徴とする前記特許請求の範囲第２項記載の半導体
装置の製造方法。 （４）エン・・ンスメント型電界効果トランジスタのチ
ャネルの深さをａＦ′、ゲート長をＬ８、ゲート幅をＷ
８とし、デブレッシ璽ン型電界効果トランジスタのチャ
ネルの深さをａ 、ゲート長をＬ，ケート幅をＷＤとし
た時、 ａＤＷＥ／ＬＨ ａＥ ＷＤ／ＬＤ になるように設定したことを特徴とする前記特許請求の
範囲第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169783A JPS5961059A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169783A JPS5961059A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961059A true JPS5961059A (ja) | 1984-04-07 |
Family
ID=15892784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169783A Pending JPS5961059A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961059A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022640A (ja) * | 1987-12-23 | 1990-01-08 | Internatl Standard Electric Corp | 自己整列ゲートｆｅｔの製造方法 |
| US5192701A (en) * | 1988-03-17 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing field effect transistors having different threshold voltages |
| US5210437A (en) * | 1990-04-20 | 1993-05-11 | Kabushiki Kaisha Toshiba | MOS device having a well layer for controlling threshold voltage |
| US5221634A (en) * | 1989-01-31 | 1993-06-22 | Texas Instruments Incorporated | Method of making semiconductor device employing self diffusion of dopant from contact member for augmenting electrical connection to doped region in substrate |
-
1982
- 1982-09-30 JP JP57169783A patent/JPS5961059A/ja active Pending
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