JPH0537158A - ビイアホール構造及びその形成方法 - Google Patents

ビイアホール構造及びその形成方法

Info

Publication number
JPH0537158A
JPH0537158A JP3192414A JP19241491A JPH0537158A JP H0537158 A JPH0537158 A JP H0537158A JP 3192414 A JP3192414 A JP 3192414A JP 19241491 A JP19241491 A JP 19241491A JP H0537158 A JPH0537158 A JP H0537158A
Authority
JP
Japan
Prior art keywords
via hole
layer
film
layers
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3192414A
Other languages
English (en)
Other versions
JP2920854B2 (ja
Inventor
Motoaki Tani
元昭 谷
Shoichi Miyahara
昭一 宮原
Makoto Sasaki
真 佐々木
Eiji Horikoshi
英二 堀越
Isao Kawamura
勲 川村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=16290927&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH0537158(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3192414A priority Critical patent/JP2920854B2/ja
Priority to US07/919,909 priority patent/US5308929A/en
Priority to DE69205239T priority patent/DE69205239T2/de
Priority to EP92307015A priority patent/EP0526243B1/en
Priority to KR1019920013868A priority patent/KR960006986B1/ko
Publication of JPH0537158A publication Critical patent/JPH0537158A/ja
Application granted granted Critical
Publication of JP2920854B2 publication Critical patent/JP2920854B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0023Etching of the substrate by chemical or physical means by exposure and development of a photosensitive insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0183Dielectric layers
    • H05K2201/0195Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09509Blind vias, i.e. vias having one side closed
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09845Stepped hole, via, edge, bump or conductor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【目的】 絶縁膜中に形成される層間接続用のビィアホ
ールの構造とその形成方法とに関し、多層配線基板等の
絶縁膜に形成されるビィアホールの形状が、その絶縁膜
の上に配線用金属膜を形成した時に金属膜をもって完全
に埋め込まれるように形成されてなるビィアホール構造
とその形成方法とを提供することを目的とする。 【構成】 複数層の樹脂絶縁物膜または感光性樹脂絶縁
物膜2・5よりなる絶縁層8と導電体よりなる配線層13
とが交互に積層されている多層配線基板の前記の複数層
の樹脂絶縁物膜または感光性樹脂絶縁物膜2・5よりな
る絶縁層8に形成されるビィアホール7の口径を、底部
より上部に向かって漸次大きくなるように構成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、絶縁膜中に形成される
層間接続用のビィアホールの構造とその形成方法とに関
する。さらに詳しくは、多層配線基板、高密度実装用の
印刷回路、プリント板、配線板、電子部品の保護膜、層
間絶縁膜等に形成される層間接続用の微細なビィアホー
ルの形状を、次の工程で実施される配線用金属膜の蒸着
工程においてビィアホール内に金属膜が良好に埋め込ま
れるようにするものである。
【0002】
【従来の技術】近年、有機物の絶縁膜としてポリイミド
樹脂が注目されている。しかし、耐熱性、絶縁性、強靭
性を有するポリイミドは本来感光性を有していないの
で、ポリイミド膜に微細なビィアホールを形成するには
レジストマスクを使用してエッチングするプロセスが必
要であり、以下に示すように煩雑な工程を伴う。
【0003】まず、プリント板やシリコンウェーハ等の
基板上にスピンコート法、スプレーコート法、ロールコ
ート法等を使用して感光性の付与されていないポリイミ
ド前駆体を塗布し、その上に同様な方法を使用してフォ
トレジストを塗布した後、プリベークしてポリイミド前
駆体やフォトレジストに含まれる溶媒を蒸発させて乾板
とする。この乾板にビィアホールパターンの形成された
フォトマスクを被せ、その上から紫外線等の光を照射し
て露光・現像し、ビィアホールパターンに対応したレジ
ストパターンを形成する。このフォトレジストの現像に
は通常溶媒処理がなされるので、その後にポストベーク
が必要である。次に、レジストパターンをマスクにして
プラズマエッチングやウェットエッチングをなしてポリ
イミド膜をエッチングし、ポリイミド膜にビィアホール
を形成する。最後に、フォトレジスト膜を剥離し、熱処
理をなしてイミド化させ、ビィアホールの形成されたポ
リイミド膜を完成する。ウェットエッチング時に、ポリ
イミド膜は等方的にエッチングされるため、アスペクト
比(膜厚/ビィアホール径)の大きいビィアホールを形
成する場合には、上部の側壁が削れ、テーパ状となって
高密度化の支障となる。これは、ウェットエッチングの
テーパ角は一義的に決まってしまい、40°と小さいた
めである。
【0004】このような問題点を解決するため、また、
煩雑な処理工程を削減するために、フォトレジストの助
けを借りないでポリイミド膜にビィアホールを形成する
ことができる感光性ポリイミドが開発された。この感光
性ポリイミドはポリイミド自体の分子内に感光性の官能
基を付与し、露光された領域のみを光反応させて未露光
領域に比べて溶解性を低くし、溶媒処理による現像によ
ってマスクパターンに対応する露光領域のみを残留させ
るものである。さらに、溶解塵をきれいに除去するた
め、露光部を溶解しないエチルアルコールやイソプロピ
ルアルコールを使用してリンスする。最後に熱処理を施
して耐熱性の悪い感光性の官能基を解重合して除去し、
耐熱性の良いポリイミド部分だけを残留させイミド化さ
せる。なお、材料メーカーによって感光性の官能基の導
入方法が異なっており、共有結合タイプやイオン結合タ
イプ等がある。
【0005】図9に多層配線基板の断面図を示す。図に
おいて、1は基板であり、8は絶縁層であり、13は配線
層であり、7は層間接続用のビィアホールである。ポリ
イミドは1回の塗布厚さは10μm程度と薄く、絶縁層
8に十分な絶縁性をもたせるためには複数回重ねて塗布
することが必要である。この複数層のポリイミド膜より
なる絶縁層8にビィアホール7を形成する場合、ビィア
ホールの形状を図8(a)に示すように、正テーパ状に
することが次の工程で実施される配線用金属膜の形成に
有効である。配線用金属膜の形成には、乾式の場合、通
常、真空蒸着法やスパッタ法が使用されており、ビィア
ホールの形状が図8(b)に示すように側面が垂直にな
っていたり、図8(c)に示すように逆テーパ状になっ
ていると、配線用金属膜がビィアホール内に堆積されに
くゝなったり、あるいは、完全に堆積できなかったりす
る領域が発生する。
【0006】この問題の解決を計って以下に示すビィア
ホール形成方法が提案されている。図6(a)に示すよ
うに、基板1上に第1層目のポリイミド膜2を塗布し、
これを選択的に露光・現像して第1のビィアホール4を
形成する。
【0007】次に、図6(b)に示すように、第2層目
のポリイミド膜5を塗布する。次に、図6(c)に示す
ように、第1のビィアホール4より大きいビィアホール
パターンの形成されたネガ型のガラスマスク6を第1の
ビィアホール4と中心が一致するようにセットし、露光
する。
【0008】次に、図7(a)に示すように現像処理を
なした後、キュアー処理を施して図7(b)に示すよう
に上層の口径が下層の口径より大きいビィアホール14を
形成する。
【0009】
【発明が解決しようとする課題】ところで、上記のビィ
アホールの形状は上方に広がってはいるものゝテーパ状
になっていないため、配線用金属膜を堆積したときに金
属膜がビィアホール内に完全に埋め込まれないことがあ
る。
【0010】本発明の目的は、この欠点を解消すること
にあり、多層配線基板等の絶縁膜に形成されるビィアホ
ールの形状が、その絶縁膜の上に配線用金属膜を形成し
た時に金属膜をもって完全に埋め込まれるように形成さ
れてなるビィアホール構造とその形成方法とを提供する
ことにある。
【0011】
【課題を解決するための手段】上記の目的のうちビィア
ホール構造は、複数層の樹脂絶縁物膜または感光性樹脂
絶縁物膜(2・5)よりなる絶縁層(8)と導電体より
なる配線層(13)とが交互に積層されている多層配線基
板の前記の複数層の樹脂絶縁物膜または感光性樹脂絶縁
物膜(2・5)よりなる絶縁層(8)に形成されるビィ
アホール(7)の口径が、底部より上部に向かって漸次
大きくされてなることによって達成される。
【0012】また、ビィアホールの形成方法は、第1層
目の樹脂絶縁物膜または感光性樹脂絶縁物膜(2)を形
成し、この第1層目の樹脂絶縁物膜または感光性樹脂絶
縁物膜(2)に第1のビィアホール(4)を形成し、次
いで、第2層目の樹脂絶縁物膜または感光性樹脂絶縁物
膜(5)を形成し、この第2層目の樹脂絶縁物膜または
感光性樹脂絶縁物膜(5)に第1のビィアホール(4)
より小さい第2のビィアホール(7)を第1のビィアホ
ール(4)と中心が一致するように形成する工程を複数
層の樹脂絶縁物膜または感光性樹脂絶縁物膜のすべての
層に対して順次実行することによって達成される。
【0013】なお、ビィアホール構造においては、ビィ
アホール(7)の上部口径は300μm以下であり、前
記の樹脂絶縁物または前記の感光性樹脂絶縁物はポリイ
ミドまたはポリイミド前駆体を含むものであることが好
ましく、また、前記のビィアホール(7)には乾式法を
使用して金属膜が形成されるものとし、前記の絶縁層
(8)の厚さは2μm〜100μmであるものとする。
さらにまた、このビィアホール構造は高密度実装用印刷
回路、プリント板、配線板、電子部品の保護膜または層
間絶縁膜にも形成されるものとする。
【0014】また、ビィアホールの形成方法において
は、前記の樹脂絶縁物膜または前記の感光性樹脂絶縁物
膜は樹脂絶縁物または感光性樹脂絶縁物を少なくとも1
の溶剤に溶解させた塗液を塗布して形成することが好ま
しく、前記の樹脂絶縁物または前記の感光性樹脂絶縁物
はポリイミドまたはポリイミド前駆体を含むことが好ま
しい。また、前記のビィアホール(7)には乾式法を使
用して金属膜が形成されるものとし、前記の絶縁層
(8)の厚さは2μm〜100μmであるものとする。
さらにまた、前記のビィアホールの形成方法を使用し
て、高密度実装用印刷回路、プリント板、配線板、電子
部品の保護膜または層間絶縁膜にビィアホールを形成す
ることができる。
【0015】
【作用】複数の感光性樹脂絶縁物膜2・5よりなる絶縁
層8にビィアホール7を形成するにあたり、まず第1層
目の感光性樹脂絶縁物膜2を形成してこれに第1のビィ
アホール4を形成し、次いで第2層目の感光性樹脂絶縁
物膜5を形成し、これに第1のビィアホール4と中心が
一致するように第1のビィアホール4より小さい第2の
ビィアホール7を形成すれば、口径が底部より上部に向
かって漸次大きくなる正テーパ状のビィアホールが形成
されることを本発明の発明者は見出した。なお、感光性
樹脂絶縁物膜が3層以上の場合には上記工程をさらに上
層の感光性樹脂絶縁物膜に対して順次実行すればよく、
また、ビィアホールのテーパ角は、下層の感光性樹脂絶
縁物膜に形成されるビィアホールの大きさを制御するこ
とによって自由に変えられることを実験により確認し
た。
【0016】なお、最上層を除いては必ずしも感光性樹
脂絶縁物膜を使用する必要はなく、非感光性樹脂絶縁物
膜を使用してもよいが、前記のように、ビィアホール形
成工程が煩雑になると云う欠点を伴う。また、最上層を
含むすべての層に非感光性樹脂絶縁物膜を使用すること
も可能であるが、同様にビィアホール形成工程が煩雑に
なることゝ、ビィアホールの形状が感光性樹脂絶縁物膜
を使用する場合に比べて多少悪くなる。
【0017】
【実施例】以下、図面を参照して、本発明に係る三つの
実施例について説明する。第1例 図2(a)に示すように、3インチの前処理を施したシ
リコンウェーハ1上に1層目の感光性ポリイミド前駆体
ワニス2(不揮発分17.5重量%)をスピンコートし
て110℃の温度で1時間プリベークする。プリベーク
後の膜厚は14μmであった。次いで、直径50μmの
ビィアホールパターンの形成されたネガ型のガラスマス
ク3を前記シリコンウェーハ1上にセットし、波長36
5nmの紫外線を露光量250mJ/cm2 をもって照
射する。
【0018】図2(b)に示すように、N−メチル−2
−ピロリドン液を使用して超音波現像をなし、次いで、
エチルアルコール液でリンスすることによって露光され
たパターン領域は残留し、未露光領域であるビィアホー
ル部分は溶出する。次いで、200℃の温度で30分間
セミキュアし、第1のビィアホール4の形成された10
μm厚の第1層目のポリイミド膜2を形成する。
【0019】図2(c)に示すように、2層目の感光性
ポリイミド前駆体ワニス5をスピンコートして110℃
の温度で1時間プリベークする。図1(a)に示すよう
に、直径20μmのビィアホールパターンの形成された
ネガ型のガラスマスク6を1層目に形成された50μm
の第1のビィアホール4と中心が一致するようにセット
し、波長365nmの紫外線を露光量350mJ/cm
2 をもって照射する。
【0020】図1(b)に示すように、N−メチル−2
−ピロリドン液を使用して超音波現像をなし、次いで、
エチルアルコール液でリンスすることによって露光され
たパターン領域は残留し、未露光領域のビィアホール部
分は溶出して第2のビィアホール7が形成される。
【0021】図1(c)に示すように、200℃の温度
で30分間セミキュアし、次いで、350℃の温度で3
0分間キュアすることによって、正テーパ状のビィアホ
ール7の形成された2層のポリイミド膜2・5よりなる
合計膜厚15μmの絶縁層8が形成される。
【0022】2層のポリイミド膜2・5よりなる絶縁層
8に形成されたビィアホール7の断面を走査型電子顕微
鏡(SEM)で観察した結果、図5(a)に示すよう
に、底部の口径が18μmであり、上部の口径が45μ
mである正テーパ構造のビィアホールが形成されている
ことが観察された。
【0023】このビィアホールにスパッタ法を使用して
銅膜を、また、真空蒸着法を使用してアルミニウム膜を
それぞれ2μm厚に形成し、同様に走査型電子顕微鏡
(SEM)で断面を観察したところ、いずれも断線部分
は観察されなかった。
【0024】比較例 比較のために、1層目のポリイミド膜2に形成するビィ
アホールの口径を20μmとし、2層目のポリイミド膜
に形成するビィアホールの口径を50μmとし、その他
は第1例と同一の条件のもとにビィアホールを形成し
た。
【0025】絶縁層に形成されたビィアホールの断面を
走査型電子顕微鏡(SEM)で観察したところ、正テー
パ構造が形成されているのが観察されなかった。上層の
形状はやゝ逆テーパ構造となっているのが観察された。
【0026】このビィアホールに、スパッタ法を使用し
て銅膜を、また、真空蒸着法を使用してアルミニウム膜
をそれぞれ2μm厚に形成し、走査型電子顕微鏡(SE
M)で観察したところ、図5(b)に示すように、いず
れの場合もビィアホールの側面部に断線個所が発生して
いるのが観察された。なお、銅膜またはアルミニウム膜
は図中に13をもって示す。
【0027】第2例 図2(a)に示すように、ベルサイズのセラミック基板
1上に1層目の感光性ポリイミド前駆体ワニス2(不揮
発分17.5重量%)をスピンコートして110℃の温
度で1時間プリベークする。プリベーク後の膜厚は9μ
mであった。次いで、直径60μmのビィアホールパタ
ーンの形成されたネガ型のガラスマスク3を前記セラミ
ック基板1上にセットし、波長365nmの紫外線を露
光量250mJ/cm2 をもって照射する。
【0028】図2(b)に示すように、N−メチル−2
−ピロリドン−メタノール混合液を使用して超音波現像
をなし、次いで、エチルアルコール液でリンスすること
によって露光されたパターン領域は残留し、未露光領域
であるビィアホール部分は溶出する。次いで、200℃
の温度で30分間セミキュアし、第1のビィアホール4
の形成された5μm厚の第1層目のポリイミド膜2を形
成する。
【0029】図2(c)に示すように、2層目の感光性
ポリイミド前駆体ワニス5をスピンコートして110℃
の温度で1時間プリベークする。図1(a)に示すよう
に、直径30μmのビィアホールパターンの形成された
ネガ型のガラスマスク6を1層目に形成された60μm
の第1のビィアホール4と中心が一致するようにセット
し、波長365nmの紫外線を露光量400mJ/cm
2 をもって照射する。
【0030】図1(b)に示すように、N−メチル−2
−ピロリドン−メタノール混合液を使用して超音波現像
をなし、次いで、エチルアルコール液でリンスすること
によって露光されたパターン領域は残留し、未露光領域
のビィアホール部分は溶出して第2のビィアホール7が
形成される。
【0031】図1(c)に示すように、200℃の温度
で30分間セミキュアし、次いで、300℃の温度で3
0分間キュアすることによって、正テーパ状のビィアホ
ール7の形成された2層のポリイミド膜2・5よりなる
合計膜厚10μmの絶縁層8が形成される。
【0032】2層のポリイミド膜2・5よりなる絶縁層
8に形成されたビィアホール7の断面を走査型電子顕微
鏡(SEM)で観察した結果、図5(a)に示すよう
に、底部の口径が30μmであり、上部の口径が50μ
mである正テーパ構造のビィアホールが形成されている
ことが観察された。
【0033】このビィアホールにスパッタ法を使用して
銅膜を、また、真空蒸着法を使用してアルミニウム膜を
それぞれ2μm厚に形成し、同様に走査型電子顕微鏡
(SEM)で断面を観察したところ、いずれも断線部分
は観察されなかった。
【0034】第3例 第2例において作製した図3(a)に示す2層のポリイ
ミド膜2・5よりなる絶縁層に、図3(b)に示すよう
に、3層目の感光性ポリイミド前駆体ワニス9をスピン
コートして110℃の温度で1時間プリベークする。
【0035】図3(c)に示すように、直径20μmの
ビィアホールパターンの形成されたネガ型ガラスマスク
10を2層目のポリイミド膜5に形成された直径30μm
のビィアホール7と中心が一致するようにセットし、波
長365nmの紫外線を露光量400mJ/cm2 をも
って照射する。
【0036】図4(a)に示すように、N−メチル−2
−ピロリドン−メタノール混合液を使用して超音波現像
し、次いで、エチルアルコール液でリンスすることによ
って、露光されたパターン領域は残留し、未露光領域で
あるビィアホール部分は溶出して第3のビィアホール11
が形成される。
【0037】図4(b)に示すように、200℃の温度
で30分間セミキュアし、次いで、300℃の温度で3
0分間キュアすることによって、ビィアホール11の形成
された3層のポリイミド膜2・5・9よりなる合計膜厚
15μmの絶縁層12が形成された。
【0038】3層のポリイミド膜2・5・9よりなる絶
縁層12に形成されたビィアホールの断面を走査型電子顕
微鏡(SEM)で観察した結果、図5(c)に示すよう
に底部の口径が18μmであり、上部の口径が50μm
である正テーパ構造のビィアホールが形成されているこ
とが観察された。
【0039】この結果、絶縁層が3層以上の感光性絶縁
物膜をもって形成される場合にも、最上層の感光性絶縁
物膜に形成するビィアホールの口径を下層の感光性絶縁
物膜に形成するビィアホールの口径より小さくすること
によって正テーパ構造のビィアホールを形成しうること
が容易に類推される。
【0040】
【発明の効果】以上説明したとおり、本発明に係るビィ
アホール構造及びその形成方法においては、絶縁層をな
す複数層の樹脂絶縁物膜または感光性樹脂絶縁物膜に下
層から上層に向かって順次口径の小さいビィアホールを
形成することによって正テーパ形状のビィアホールを形
成することができるので、次の工程で実行される配線用
金属膜の形成において金属膜が良好にビィアホール内に
埋め込まれ、電子部品の信頼性向上に寄与するところ大
である。
【図面の簡単な説明】
【図1】第1及び第2実施例のビィアホール形成工程図
(その2)である。
【図2】第1及び第2実施例のビィアホール形成工程図
(その1)である。
【図3】第3実施例のビィアホール形成工程図(その
1)である。
【図4】第3実施例のビィアホール形成工程図(その
2)である。
【図5】SEMで観察したビィアホールの断面である。
【図6】従来技術に係るビィアホール形成工程図(その
1)である。
【図7】従来技術に係るビィアホール形成工程図(その
2)である。
【図8】ビィアホールの各種形状を示す断面図である。
【図9】多層配線基板の断面図である。
【符号の説明】
1 基板 2 第1層目の樹脂絶縁物膜または感光性樹脂絶縁物膜 3 マスク 4 第1のビィアホール 5 第2層目の樹脂絶縁物膜または感光性樹脂絶縁物膜 6 マスク 7 第2のビィアホール 8 絶縁層 9 第3層目の樹脂絶縁物膜または感光性樹脂絶縁物膜 10 マスク 11 第3のビィアホール 12 絶縁層 13 配線層 14 ビィアホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀越 英二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 川村 勲 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 複数層の樹脂絶縁物膜(2・5)よりな
    る絶縁層(8)と導電体よりなる配線層(13)とが交互
    に積層されてなる多層配線基板の前記複数層の樹脂絶縁
    物膜(2・5)よりなる絶縁層(8)に形成されるビィ
    アホール(7)の口径は、底部より上部に向かって漸次
    大きくされてなることを特徴とする多層配線基板のビィ
    アホール構造。
  2. 【請求項2】 複数層の樹脂絶縁物膜(2・5)よりな
    る絶縁層(8)と導電体よりなる配線層(13)とが交互
    に積層されてなる多層配線基板の前記複数層の樹脂絶縁
    物膜(2・5)よりなる絶縁層(8)にビィアホール
    (7)を形成する工程は、 第1層目の樹脂絶縁物膜(2)を形成し、該第1層目の
    樹脂絶縁物膜(2)に第1のビィアホール(4)を形成
    し、 第2層目の樹脂絶縁物膜(5)を形成し、該第2層目の
    樹脂絶縁物膜(5)に第1のビィアホール(4)より小
    さい第2のビィアホール(7)を第1のビィアホール
    (4)と中心が一致するように形成する工程を複数層の
    樹脂絶縁物膜のすべての層に対して順次実行することを
    特徴とするビィアホールの形成方法。
  3. 【請求項3】 複数層の感光性樹脂絶縁物膜(2・5)
    よりなる絶縁層(8)と導電体よりなる配線層(13)と
    が交互に積層されてなる多層配線基板の前記複数層の感
    光性樹脂絶縁物膜(2・5)よりなる絶縁層(8)に形
    成されるビィアホール(7)の口径は、底部より上部に
    向かって順次大きくされてなることを特徴とする多層配
    線基板のビィアホール構造。
  4. 【請求項4】 複数層の感光性樹脂絶縁物膜(2・5)
    よりなる絶縁層(8)と導電体よりなる配線層(13)と
    が交互に積層されてなる多層配線基板の前記複数層の感
    光性樹脂絶縁物膜(2・5)よりなる絶縁層(8)にビ
    ィアホール(7)を形成する工程は、 第1層目の感光性樹脂絶縁物膜(2)を形成し、該第1
    層目の感光性樹脂絶縁物膜(2)に第1のビィアホール
    (4)を形成し、 第2層目の感光性樹脂絶縁物膜(5)を形成し、該第2
    層目の感光性樹脂絶縁物膜(5)に第1のビィアホール
    (4)より小さい第2のビィアホール(7)を第1のビ
    ィアホール(4)と中心が一致するように形成する工程
    を複数層の感光性樹脂絶縁物膜のすべての層に対して順
    次実行することを特徴とするビィアホールの形成方法。
  5. 【請求項5】 請求項1または3記載のビィアホール構
    造が高密度実装用印刷回路、プリント板、配線板、電子
    部品の保護膜または層間絶縁膜に形成されてなることを
    特徴とするビィアホール構造。
JP3192414A 1991-08-01 1991-08-01 ビィアホール構造及びその形成方法 Expired - Lifetime JP2920854B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP3192414A JP2920854B2 (ja) 1991-08-01 1991-08-01 ビィアホール構造及びその形成方法
US07/919,909 US5308929A (en) 1991-08-01 1992-07-27 Via hole structure and process for formation thereof
DE69205239T DE69205239T2 (de) 1991-08-01 1992-07-31 Via-Loch Struktur und Verfahren.
EP92307015A EP0526243B1 (en) 1991-08-01 1992-07-31 Via hole structure and process
KR1019920013868A KR960006986B1 (ko) 1991-08-01 1992-08-01 통공 구조체 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3192414A JP2920854B2 (ja) 1991-08-01 1991-08-01 ビィアホール構造及びその形成方法

Publications (2)

Publication Number Publication Date
JPH0537158A true JPH0537158A (ja) 1993-02-12
JP2920854B2 JP2920854B2 (ja) 1999-07-19

Family

ID=16290927

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3192414A Expired - Lifetime JP2920854B2 (ja) 1991-08-01 1991-08-01 ビィアホール構造及びその形成方法

Country Status (5)

Country Link
US (1) US5308929A (ja)
EP (1) EP0526243B1 (ja)
JP (1) JP2920854B2 (ja)
KR (1) KR960006986B1 (ja)
DE (1) DE69205239T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62283993A (ja) * 1986-05-21 1987-12-09 リサ−チ・コ−ポレイション 抗癌および抗肥満剤として有用なステロイド

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414221A (en) * 1991-12-31 1995-05-09 Intel Corporation Embedded ground plane and shielding structures using sidewall insulators in high frequency circuits having vias
US5973910A (en) * 1991-12-31 1999-10-26 Intel Corporation Decoupling capacitor in an integrated circuit
US5285017A (en) * 1991-12-31 1994-02-08 Intel Corporation Embedded ground plane and shielding structures using sidewall insulators in high frequency circuits having vias
US5472900A (en) * 1991-12-31 1995-12-05 Intel Corporation Capacitor fabricated on a substrate containing electronic circuitry
DE59403626D1 (de) * 1993-09-29 1997-09-11 Siemens Nv Verfahren zur Herstellung einer zwei- oder mehrlagigen Verdrahtung und danach hergestellte zwei- oder mehrlagige Verdrahtung
JP2571677B2 (ja) * 1994-11-22 1997-01-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体装置の製造方法
US5960315A (en) * 1997-07-10 1999-09-28 International Business Machines Corporation Tapered via using sidewall spacer reflow
US6054768A (en) * 1997-10-02 2000-04-25 Micron Technology, Inc. Metal fill by treatment of mobility layers
US6175087B1 (en) 1998-12-02 2001-01-16 International Business Machines Corporation Composite laminate circuit structure and method of forming the same
US6569604B1 (en) 1999-06-30 2003-05-27 International Business Machines Corporation Blind via formation in a photoimageable dielectric material
JP2001267747A (ja) * 2000-03-22 2001-09-28 Nitto Denko Corp 多層回路基板の製造方法
KR100509058B1 (ko) * 2000-04-11 2005-08-18 엘지전자 주식회사 인쇄회로기판의 제조방법
JP3757143B2 (ja) * 2001-10-11 2006-03-22 富士通株式会社 半導体装置の製造方法及び半導体装置
US7060624B2 (en) * 2003-08-13 2006-06-13 International Business Machines Corporation Deep filled vias
JP5010948B2 (ja) * 2007-03-06 2012-08-29 オリンパス株式会社 半導体装置
WO2009013826A1 (ja) * 2007-07-25 2009-01-29 Fujitsu Microelectronics Limited 半導体装置
JP2009200356A (ja) * 2008-02-22 2009-09-03 Tdk Corp プリント配線板及びその製造方法
WO2010072246A1 (en) * 2008-12-22 2010-07-01 Interuniversitair Microelektronica Centrum Vzw Method for resist development in narrow high aspect ratio vias
KR101006603B1 (ko) * 2009-01-09 2011-01-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
TWI392425B (zh) * 2009-08-25 2013-04-01 Unimicron Technology Corp 內埋式線路板及其製造方法
EP3833165A4 (en) * 2018-07-31 2022-05-04 Kyocera Corporation CIRCUIT BOARD AND METHOD OF MAKING A CIRCUIT BOARD

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3348990A (en) * 1963-12-23 1967-10-24 Sperry Rand Corp Process for electrically interconnecting elements on different layers of a multilayer printed circuit assembly
US3617613A (en) * 1968-10-17 1971-11-02 Spaulding Fibre Co Punchable printed circuit board base
US4897627A (en) * 1985-06-21 1990-01-30 Magnetek Universal Mfg. Corp. Fluorescent ballast assembly including a strip circuit board
US4994410A (en) * 1988-04-04 1991-02-19 Motorola, Inc. Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process
JPH0783168B2 (ja) * 1988-04-13 1995-09-06 株式会社日立製作所 プリント板の製造方法
US5001605A (en) * 1988-11-30 1991-03-19 Hughes Aircraft Company Multilayer printed wiring board with single layer vias
JP2551203B2 (ja) * 1990-06-05 1996-11-06 三菱電機株式会社 半導体装置
US5113315A (en) * 1990-08-07 1992-05-12 Cirqon Technologies Corporation Heat-conductive metal ceramic composite material panel system for improved heat dissipation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62283993A (ja) * 1986-05-21 1987-12-09 リサ−チ・コ−ポレイション 抗癌および抗肥満剤として有用なステロイド
JP2566574B2 (ja) * 1986-05-21 1996-12-25 リサ−チ・コ−ポレイション 抗癌および抗肥満剤として有用なステロイド

Also Published As

Publication number Publication date
EP0526243B1 (en) 1995-10-04
KR960006986B1 (ko) 1996-05-25
JP2920854B2 (ja) 1999-07-19
DE69205239T2 (de) 1996-03-14
DE69205239D1 (de) 1995-11-09
US5308929A (en) 1994-05-03
EP0526243A1 (en) 1993-02-03

Similar Documents

Publication Publication Date Title
JP2920854B2 (ja) ビィアホール構造及びその形成方法
EP0046525B1 (en) Planar multi-level metal-insulator structure comprising a substrate, a conductive interconnection pattern and a superposed conductive structure and a method to form such a structure
JPS6350860B2 (ja)
JP3630777B2 (ja) マルチチップ・モジュールの製造方法
US4447824A (en) Planar multi-level metal process with built-in etch stop
US5229257A (en) Process for forming multi-level coplanar conductor/insulator films employing photosensitive polymide polymer compositions
US4963512A (en) Method for forming conductor layers and method for fabricating multilayer substrates
CA1219835A (en) Metal/semiconductor deposition
US5130229A (en) Multi layer thin film wiring process featuring self-alignment of vias
JPS5968953A (ja) モノリシツク集積回路の製造方法
JPH07212045A (ja) 電子部品及びその製造方法
JP3223598B2 (ja) 多層配線構造および多層配線構造の形成方法
US5219669A (en) Layer thin film wiring process featuring self-alignment of vias
JP3218515B2 (ja) ポリマー・ブレンド膜の表面平坦化方法
JPS6342144A (ja) 多層配線構造体
JP2720511B2 (ja) ヴィアフィル形成方法
KR100252757B1 (ko) 금속패턴 형성방법
JPS60154623A (ja) 半導体装置の製造方法
JPS6378552A (ja) スル−ホ−ルの形成方法
JPS6213836B2 (ja)
JPH04332118A (ja) パターンの形成方法
JPH03110835A (ja) 半導体装置の製造方法
JPH0289318A (ja) 多層配線半導体集積回路装置の製造方法
JPS58145133A (ja) リフトオフパタ−ン形成方法
JPS58142547A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990323