KR960006986B1 - 통공 구조체 및 그의 제조방법 - Google Patents

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쇼이찌 미야하라
마꼬또 사사끼
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이사오 가와무라
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후지쓰 가부시끼가이샤
세끼자와 다다시
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Abstract

내용 없음.

Description

통공 구조체 및 그의 제조방법
제1a ∼ c도는 제 1 과 제 2 실시예에 의한 통공(via hole)들을 제조하기 위한 흐름도.
제2a ∼ c도는 제 1 과 제 2 실시예에 의한 통공들을 제조하는 흐름도.
제3a ∼ c도는 제 3 실시예에 의한 통공들을 제조하는 흐름도.
제4a,b도는 제 3 실시예에 의한 통공들을 제조하는 흐름도.
제5a ∼ c도는 SEM하에서 관찰한 통공들의 횡단면도.
제6a ∼ c도는 종래기술에 의한 통공들을 제조하는 흐름도.
제7a ∼ c도는 종래기술에 의한 통공들을 제조하는 흐름도(파트 2).
제8a ∼ c도는 각종 형상의 통공들의 횡단면도.
제 9 도는 다층 상호접속 기판의 횡단면도.
본 발명은, 절연막중에 형성된 층간 접속용 통공 구조체와 그의 제조방법에 관한 것이다. 보다 구체적으로는, 본 발명에서는, 층간 접속용 미세 통공들이, 다층 상호접속 기판, 고밀도 실장용 프린트 회로, 프린트 회로기판, 배선기판 및 전자부품등의 보호막, 층간 절연막, 또는 기타막내에 형성되어서, 배선용 금속막을 증착하나 후속 공정에서, 금속막이 상기 통공들에 성공적으로 채워질 수 있는 형성을 갖고 있다.
최근, 폴리이미드 수지막이, 유기 절연막으로서 주목받고 있다. 폴리이미드는 , 내열성, 절연성 및 인성을 갖고 있으나, 고유의 감광성이 없다.
이런 이유로, 폴리이미드막중에 미세 통공을 형성하기 위해서는, 레지스트 마스크를 통하여 에칭을 행하는 방법을 사용해야 한다.
이 방법은 하기의 곤란한 공정들을 포함한다.
먼저, 감광성을 부여하지 않은 폴리이미드 전구체를, 스핀코팅, 분무코팅, 롤 코팅등에 의하여, 프린트 회로기판 또는 실리콘 웨이퍼등의 기판상에 코팅한다. 다음, 그위에 상기 설명한 동일 코팅방법으로 포토레지스트를 코팅한다. 이 코팅들을 예비소성하여, 상기 폴리이미드 전구체 또는 포토레지스트중에 함유된 용제를 증발시켜, 감광판을 형성한다. 다음, 통공 패턴이 상면에 형성돼 있는 포토마스크로 상기 감광면을 피복하고, 상기 포토마스크의 상단으로부터 자외선등의 광을 조사하여, 노광을 행한다.
다음은, 현상하여, 상기 통공 패턴에 대응하는 레지스터 패턴을 형성한다.
상기 포토레지스트의 현상에서, 상기 포토레지스트를 통상 용제로 처리하므로, 이 처리 후의 후소성을 행해야 한다. 다음, 상기 레지스트 패턴을 마스크로서 사용하여, 플라즈마 에칭과 흡식 에칭을 행하여, 상기 폴리이미드막을 에칭하여, 상기 폴리이미드막중에 통공들을 형성한다.
최종적으로, 상기 포토레지스트막을 박리하고 이미데이션(imidation)을 위한 열처리를 행하여 내부에 통공들이 형성된 폴리이미드막을 형성한다. 상기 습식 에칭시에, 상기 폴리이미드막을 등방성 에칭 처리하여, 애스펙트(aspect)비(막두께/통공직경)가 큰 통공들이 형성되는 경우, 상부측벽이 바람직하지 않게 절삭되어, 밀도 증가를 저해한다.
그 이유는, 상기 습식에칭의 테이퍼 각도가 무조건적으로 결정되고, 40˚정도로 작기 때문이다.
상기의 문제점을 해결하고, 곤란한 처리공정을 감소시키기 위해서, 아무런 다른 포토레지스트의 보조없이 통공들을 형성할 수 있는 감광성 폴리이미드가 개발된 바 있다. 상기 감광성 폴리이미드, 폴리이미드 자체의 분자에 감광성 관능기를 부여하여, 노광된 영역만이 광반응하여 노광된 영역의 용해도가 비노광영역보다 더 낮게 하고, 상기 노광된 영역만이 마스크 패턴에 대응해서, 용제에 의한 현상중에 잔존되게 한다. 또한, 상기 노광부를 용해시킬 수 없는, 에틸알콜 또는 이소프로필 알콜을 사용하여 린싱(rinsing)을 행하여, 용해된 분진을 완전히 제거한다. 최종적으로 열처리를 행하여, 해중합에 의하여, 내열성이 불량한 감광성 관능기를 제거함으로써, 내열성이 우수한 폴리이미드 부분만이 이미다이제이션(imidization)용으로 잔존되게 한다. 상기 감광성 관능기를 도입하는 방법은, 재료의 제조원에 따라 다르다. 그 예를들면, 공유결합형과 이온결합형이 있다.
제 9 도는 다층 상호접속 기판의 횡단면도이다.
도면에서, (1)은 기판, (8)은 절연층, (13)은 배선층, (7)은 층간 접속용 통공을 나타낸다. 단위 코팅시간당, 폴리이미드의 코팅 두께는, 약 10㎛ 정도로 작으며, 따라서, 절연층(8)에 만족스런 절연층을 부여하기 위해서, 복수의 재 코팅을 행해야 한다.
복수의 폴리이미드막층들을 구비한 절연층(8)에 통공(7)을 형성하는 경우, 후속공정에서의 금속막 형성의 면에서, 제8a도에 도시된 바와같이 상기 통공을 수직으로 테이퍼하는 것이 유용하다. 드라이법에서는, 배선용 금속막은 통상 진공증착 또는 스퍼터링에 의하여 형성한다. 이 경우 상기 통공의 형상이, 그 측면이 제8b도에 도시된 바와같이 수직이거나, 또는 제8c도에 도시된 바와같이, 역으로 테이퍼되는 경우, 상기 배선용 금속막이 상기 통공내에 증착되기가 곤란해지거나, 또는 상기 배선용 금속막이 완전히 증착될 수 없는 영역이 발생한다.
상기 문제점을 해소하기 위해서, 하기와 같은 통공 형성방법이 제안된 바 있다.
제6a도에 도시된 바와같이, 기판(1)상에 제 1 폴리이미드막층(2)을 코팅하고, 선택적 노광 및 현상처리하여, 제 1 통공들(4)을 현상한다.
다음, 그위에, 제6b도에 도시된 바와 같이, 제 2 폴리이미드막층(5)을 코팅한다.
다음, 제6c도에 도시된 바와같이, 상기 제 1 통공들(4)보다 크기가 큰 통공의 패턴이 위에 설치돼 있는 네거티브 워킹(negative working) 유리마스크(6)를 상기 통공들의 중심들이 제 1 통공들(4)의 중심과 일치되게 배치하고, 조립체를 노광한다.
다음, 제7a도에 도시된 바와같이, 현상처리를 행한후, 열처리를 행하여, 제7b도에 도시된 바와같이 상층의 통공들의 개구가 하층의 통공들의 개구보다 큰, 통공들(14)을 형성한다.
상기 통공들은 상측으로 넓어져 있으나, 테이퍼된 형태는 아니다. 이것은, 배선용 금속막의 증착시에, 금속막이 상기 통공들을 완전히 채우는 것을 종종 방해한다.
따라서, 본 발명의 목적은, 상기 결점을 제거하고, 다층 상호접속 기판등의 절연막상에 배선용 금속막의 형성시에, 금속막이 통공들을 완전히 채울 수 있는 형상을 갖도록 통공들이 형성된 통공 구조체를 제공하는데 있다.
상기 통공 구조체, 즉, 본 발명의 제 1 목적은, 도전체로 구성된 배선층(13)과 교호로 적층된 복수의 절연수지막 또는 감광성 절연수지막층(2,5)으로 구성된 절연층(8)을 포함한 다층 상호접속 기판에 있어서, 복수의 절연수지막 또는 감광성 절연수지막층(2,5)으로 구성된 절연층(8)중에 형성된 통공들(7)의 개구가, 상기 절연층의 저부로부터 상단을 향하여, 점증하는 것을 특징으로 하는 다층 상호접속 기판에 의해서 달성할 수 있다.
통공들의 제조방법, 즉, 본 발명의 제 2 목적은, 복수의 절연수지막 또는 감광성 절연수지막층을, 순차적으로 처리함에 있어서 : 제 1 절연수지막 또는 감광성 절연수지막층(2)을 형성하고, 상기 제 1 절연수지막 또는 감광성 절연수지막층(2)중에 제 1 통공(4)을 형성하고, 제 2 절연수지막 또는 감광성 절연수지막층(5)을 형성하고, 상기 제 2 절연수지막 또는 감광성 절연수지막층(5)의 제 1 통공들(4)보다 더 작은 제 2 통공(7)을 형성함으로써 상기 제 2 통공(7)의 중심과 상기 제 1 통공(4)의 중심이 일치되게 하는 것이 특징인 통공 제조 방법에 의해 달성된다.
상기 통공 구조체에서는, 통공들(7)의 상부 개구의 직경이 300㎛ 이하이고, 절연수지재 또는 감광성 절연수지재가 폴리이미드 또는 폴리이미드 전구체로 구성된 것이 바람직하다.
드라이법에 의해서 상기 통공들(7)내에 금속막을 형성한다. 상기 절연층(8)의 두께는 2 ∼ 100㎛의 범위내이다.
다층 상호접속 기판의 보호막, 층간 절연막 또는 다른 막, 고밀도 탑재용 프린트 회로, 프린트 회로기판, 배선기판, 전자부품등에 상기 통공 구조체를 형성할 수 있다.
통공 제조공정에서, 상기 절연수지막 또는 감광성 절연수지막은, 수지 절연재 또는 감광성 절연수지재를 1 이상의 용제중에 용해하고, 얻어진 코팅 용액을 코팅함으로써 형성하는 것이 바람직하다.
상기 절연수지재 또는 감광성 절연수지재는 폴리이미드 또는 폴리이미드 전구체를 함유하는 것이 바람직하다. 드라이법에 의하여 상기 통공들(7)내에 금속막을 형성한다.
상기 절연층(8)의 두께는 2 ∼ 100㎛의 범위이다. 또한, 상기 통공 형성방법에 의하면, 다층 상호접속 기판의 보호막 또는 층간 절연막, 고밀도 탑재용 프린트회로, 프린트 회로기판, 배선기판, 전자부품등에 통공을 형성할 수 있다.
본 발명자들은, 복수의 감광성 절연수지막층들(2,5)을 포함한 절연층(8)중에 통공들(7)을 형성할때에, 상기 절연층의 저부로부터 상단측으로 커지는 개구를 갖는 수직 테이퍼된 통공들은, 제 1 감광성 절연수지막층(2)을 형성하고, 이 제 1 층중에, 제 1 통공들(4)을 형성하고, 제 2 감광성 절연수지막층(5)을 형성하고, 상기 제 1 통공들(4)보다 크기가 더 작은 제 2 통공들(7)을 그 중심이 상기 제 1 통공들(4)의 중심과 일치하도록 형성함으로써 형성할 수 있음을 밝혀냈다.
상기 감광성 수지 절연막이 3층 이상으로 구성되는 경우, 상기의 공정을, 상측 감광성 절연수지막층들에 대해서 순차로 행할 수 있다. 또한, 상기 하부 감광성 절연수지막층들중에 형성된 통공들의 크기를 조정함으로써 상기 통공들의 테이퍼 각도를 자유로이 변경할 수 있다.
감광성 절연수지막은, 최상층을 제외하고는, 항상 사용할 필요는 없으며, 비감광성 절연수지막을 사용할 수도 있다. 그러나, 이것은, 통공 형성 공정이 번잡스러워지는 결점이 있다. 또한, 최상층을 포함한 전 층에 대해서 비감광성 절연수지막을 사용할 수 도 있다. 이 경우에도, 통공 형성 공정이 곤란해지며, 또한 통공의 형상이, 감광성 절연수지막을 사용하는 경우에 비해서 더욱 불량해진다.
본 발명 3실시예들을 도면을 참조하여 설명한다.
[제 1 실시예]
제2a도에 도시된 바와같이, 제 1 감광성 폴리이미드 전구체 니스층(2) (비휘발성 물질 : 17.5중량%)을, 110℃에서 1시간 동안 예열처리 및 예비소성 처리된 3인치 실리콘 웨이퍼(1)상에 스핀코팅했다. 예비소성후의 막두께는 14㎛였다.
다음, 직경 50㎛의 통공의 패턴이 위에 형성돼 있는 네거티브 유리마스크(3)를 상기 실리콘 웨이퍼(1)상에 설치하고, 다음, 파장 365㎚의 자외선을 250mJ/㎠의 노광량으로 조사했다.
제2b도에 도시된 바와같이, 상기 노광한 막을, N-메틸-2-피롤리돈 용액을 사용하여 초음파 현상처리한후, 에틸알콜 용액으로 린스했다.
이로 인하여, 상기 노광된 패턴 영역들이, 용출되는 비노광부인 상기 통공부들과 함께 잔존됐다.
다음, 상기 막을 200℃에서 30분간 반경화시켜, 내부에 제 1 통공들(4)이 형성된 10㎛ 두께의 폴리이미드막을 형성했다.
제2c도에 도시된 바와같이, 상기 폴리이미드막위에 제 2 감광성 폴리이미드 전구체 니스층(5)을 스핀코팅하고, 110℃에서 1시간 동안 예비소성했다.
제1a도에 도시된 바와같이, 그위에, 직경 20㎛의 통공의 패턴을 갖는 네거티브 유리 마스크(6)을 그 중심이 상기 제 1 통공들(4)의 중심과 일치하도록 설치한후, 파장 365㎚의 자외선 광을 350mJ/㎠의 노광량으로 조사했다.
제1b도에 도시된 바와같이, 상기 노광된 막을, N-메틸-2-피롤리돈 용액을 사용하여 초음파 현상 처리하고, 에틸알콜 용액으로 린스했다. 이럼으로써, 상기 노광된 패턴 영역들을, 용출되는 비노광부인 통공부들과 함께 잔존시켜, 제 2 통공들(7)을 형성했다.
제1c도에 도시된 바와같이, 상기 막을, 200℃에서 30분간, 그리고 350℃에서 30분간 반경화시켜, 수직 테이퍼된 통공들(7)이 내부에 형성된 2개의 폴리이미드막층(2,5)으로 구성된 전체 두께 15㎛의 절연층(8)을 형성했다.
2개의 폴리이미드막층(2,5)을 구비한 절연층(8)중에 형성된 통공(7)영역을, 주사 전자현미경(SEM)으로 관찰했다. 그결과, 제5a도에 도시된 바와같이, 하부 개구가 18㎛, 상부 개구가 45㎛인 수직 테이퍼된 구조를 갖는 통공들이 형성됐음이 관찰됐다. 스퍼터링과 진공증착에 의하여, 2㎛ 두께의 동 막과 2㎛ 두께의 알미늄막을 각각 형성하고 막 구역을 주사 전자현미경(SEM)으로 관찰했다.
그결과, 배선 절단은 관찰되지 않았다.
[비교예]
비교용으로, 제 1 폴리이미드막층(2)에 형성된 통공들의 개구와, 제 2 폴리이미드막층에 형성된 통공들의 개구를 각각 20㎛, 50㎛로 한 외에는, 실시예 1과 동일한 방법으로 통공들을 형성했다.
상기 절연층에 형성된 통공의 구역을 주사 전자현미경(SEM)으로 관찰했다.
그결과, 수직 테이퍼된 구조의 형성의 증거는 없었다. 또한, 상부층의 통공들의 형상이 다소 역테이퍼된 구조를 갖고 있음이 관찰됐다.
2μm 두께의 동막과 2μm 두께의 알미늄막을, 스퍼터링과 진공증착에 의해서 각각 형성하고 막의 일부를 주사 전자현미경(SEM)으로 관찰했다. 그결과, 제5b도에 도시된 바와같이, 양자의 경우에서, 통공들의 측부에 배선의 파손이 관찰됐다.
도면에서, 동막 또는 알미늄막을 참조번호(13)으로 표시했다.
[제 2 실시예]
제2a도에 도시된 바와같이, 제 1 감광성 폴리이미드 전구체 니스층(2) (비휘발성 물질 : 14.5중량%)을 벨형 세라믹 기판(1)상에 스핀코팅하고, 110℃에서 1시간 동안 예열처리했다.
예비소성후의 막 두께는 9㎛였다.
다음, 직경 60㎛의 통공의 패턴이 위에 형성돼 있는 네거티브 유리 마스크(3)를 상기 세라믹 기판상에 설치하고, 다음 파장 365㎚의 자외선을 250mJ/㎠의 노광량으로 조사했다.
제2b도에 도시된 바와같이, 상기 노광한 막을, N-메틸-2-피롤리돈과 메틸 알콜의 혼합 용액을 사용하여 초음파 현상처리한후, 에틸 알콜용액으로 린스했다. 이로인하여, 상기 노광된 패턴 영역들이, 용출되는 비노광부인 상기 통공부들과 함께 잔존됐다.
다음, 상기 막을 200℃에서 30분간 반경화시켜, 내부에 제 1 통공들(4)이 형성된 제 1 층으로서 5㎛ 두께의 폴리이미드막(2)을 형성했다.
제2c도에 도시된 바와같이, 상기 폴리이미드막위에 제 2 감광성 폴리이미드 전구체 니스층(5)을 스핀코팅하고, 110℃에서 1시간 동안 예비소성했다.
제1a도에 도시된 바와같이, 그위에, 직경 30㎛의 통공의 패턴을 갖는 네거티브 유리 마스크(6)를, 그 중심이, 상기 제 1 층에 형성된 직경 60㎛의 상기 제 1통공들(4)의 중심과 일치하도록 설치한후, 파장 365㎚의 자외선 광을 400mJ/㎠의 노광량으로 조사했다.
제1b도에 도시된 바와같이, 상기 노광된 막을, N-메틸-2-피롤리돈과 메틸알콜의 혼합 용액을 사용하여 초음파 현상 처리하고, 에틸알콜용액으로 린스했다.
이럼으로써, 상기 노광된 패턴 영역을, 용출되는 비노광부인 통공부들과 함께 잔존시켜, 제 2 통공들(7)을 형성했다.
제1c도에 도시된 바와같이, 상기 막을, 200℃에서 30분간, 그리고 300℃에서 30분간 반경화시켜, 수직 테이퍼된 통공들(7)이 위에 형성된 2개의 폴리이미드막층(2,5)으로 구성된 전체 두께 10㎛의 절연층(8)을 형성했다.
2개의 폴리이미드막층(2,5)을 구비한 절연층(8)중에 형성된 통공(7)영역을, 주사 전자현미경(SEM)으로 관찰했다.
그결과, 제5a도에 도시된 바와같이, 하부 개구가 30㎛, 상부 개구가 50㎛인 수직 테이퍼된 구조를 갖는 통공들이 형성됐음이 관찰됐다.
스퍼터링과 진공증착에 의하여, 2㎛ 두께의 동 막과 2㎛ 두께의 알미늄막을 각각 형성하고, 막 구역을 주사 전자현미경(SEM)으로 관찰했다. 그 결과, 배선 절단은 관찰되지 않았다.
[제 3 실시예]
제3b도에 도시된 바와같이, 제 2 실시예에 의하여 제조된, 제3a도에 도시도니 2개의 폴리이미드막층(2,5)을 구비한 절연층상에, 제 3 감광성 폴리이미드 전구체 니스층(9)을 스핀코팅하고, 110℃의 온도에서 1시간 예비소성했다.
제3c도에 도시된 바와같이, 그 위에, 직경 20㎛의 통공의 패턴을 갖는 네거티브 유리마스크(10)를 그 중심이, 상기 제 2 폴리이미드막층(5)에 형성된 직경 30㎛의 통공들(7)의 중심과 일치하도록 설치한후, 파장 365㎚의 자외선 광을 400mJ/㎠의 노광량으로 조사했다.
제4a도에 도시된 바와같이, 상기 노광된 막을, N-메틸-2-피롤리돈과 메틸알콜의 혼합 용액을 사용하여 초음파 현상 처리하고, 에틸알콜 용액으로 린스했다.
이럼으로써, 상기 노광된 패턴 영역을, 용출되는 비노광부인 통공부들과 함께 잔존시켜, 제 3 통공들(11)을 형성했다.
제4b도에 도시된 바와같이, 상기 막을, 200℃에서 30분간, 그리고 300℃에서 30분간 반경화시켜, 통공들(11)이 내부에 형성된 3개의 폴리이미드막층(2,5,9)으로 구성된, 전체 두께 15㎛의 절연층(12)을 형성했다.
3개의 폴리이미드막층(2,5,9)을 구비한 절연층(12)중에 형성된 통공영역을, 주사 전자현미경(SEM)으로 관찰했다. 그결과, 제5c도에 도시된 바와같이, 하부 개구가 18㎛, 상부 개구가 50㎛인 수직 테이퍼된 구조를 갖는 통공들이 형성됐음이 관찰됐다.
상기 결과들로부터, 상기 절연층이 3 이상의 층으로 구성된 경우에도, 최상층의 감광성 절연막층에 형성된 통공들의 개구를 하부의 감광성 절연막에 형성된 통공들의 개구보다 더 작게 함으로써, 수직 테이퍼된 구조의 통공들을 형성할 수있음을 용이하게 평가할 수 있다.
상기 설명한 바와같이, 본 발명에 의한 상기 통공 구조체와 그의 제조방법에서는, 절연층을 구성하는 복수의 절연수지막 또는 감광성 절연수지막층들중에 통공들을 순차적으로 형성하여, 하층으로부터 상층오로 점감하는 개구들을 형성함으로써, 수직 테이퍼된 구조를 갖는 통공들을 형성할 수 있으므로, 후속의 공정에서 행해지는 배선용 금속막의 형성시에 금속막이 상기 통공들을 성공적으로 채울 수 있으며, 이것은 전자부품의 신뢰성 향상에 크게 기여한다.

Claims (14)

  1. 도전체로 구성된 배선층(13)과 교호로 적층된 복수의 절연수지막층(2,5)으로 구성된 절연층(8)을 포함한 다층 상호접속 기판의 통공 구조체에 있어서 복수의 절연수지막층(2,5)으로 구성된 절연층(8)중에 형성된 통공들(7)의 개구가, 상기 절연층의 저부로부터 상단을 향하여 점증하는 것을 특징으로 하는 다층 상호접속기판의 통공 구조체.
  2. 제 1 항에 있어서, 상기 절연수지막층(2,5)이 감광성 수지로 된 것이 특징인 다층 상호접속 기판의 통공 구조체.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 통공들(7)의 상부 개구의 직경이 300㎛ 이하인 것이 특징인 다층 상호접속 기판의 통공 구조체.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 절연수지막층(2,5)은 폴리이미드로 된 것이 특징인 다층 상호접속 기판의 통공 구조체.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 통공들(7)내에는 금속막이 형성된 것이 특징인 다층 상호접속 기판의 통공 구조체.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 절연층(8)의 두께가 2 ∼ 100㎛ 인 것이 특징인 다층 상호접속 기판의 통공 구조체.
  7. 제 1 항 또는 제 2 항에 있어서, 고밀도 탑재용 프린트회로, 프린트 회로기판, 배선기판, 또는 전자부품의 보호막 또는 층간 절연막내에 형성된 것이 특징인 다층 상호접속 기판의 통공 구조체.
  8. 복수의 절연수지막층(2,5) 전부를 처리함에 있어서 : 제 1 절연수지막층(2)을 형성하고, 상기 제 1 절연수지막층중에 제 1 통공(4)을 형성하고 ; 제 2 절연수지막층(5)을 형성하고, 상기 제 2 절연수지막층(5)의 제 1 통공들보다 더 작은 제 2 통공(7)을 형성함으로써, 상기 제 2 통공(7)의 중심과 상기 제 1 통공(4)의 중심이 일치되게 하는 것이 특징인 제 1 항 기재의 통공 구조체의 제조방법.
  9. 제 8 항에 있어서, 상기 절연수지막층(2,5)이 감광성 수지로된 것이 특징인 제 1 항 기재의 통공 구조체의 제조방법.
  10. 제 8 항 또는 9항에 있어서, 상기 절연수지막층(2,5)은, 1 이상의 용제중의 절연수지의 코팅용액을 코팅함으로써 형성하는 것이 특징인 제 1 항 기재의 통공 구조체의 제조방법.
  11. 제 8 항 또는 9항에 있어서, 상기 절연수지막층(2,5)이 폴리이미드 또는 폴리이미드 전구체로 된 것이 특징인 제 1 항 기재의 통공 구조체의 제조방법.
  12. 제 8 항 또는 9항에 있어서, 상기 통공(7)내에, 드라이법에 의하여 금속막을 형성하는 것이 특징인 제 1 항 기재의 통공 구조체의 제조방법.
  13. 제 8 항 또는 제 9 항에 있어서, 상기 절연층(8)의 두께가 2 ∼ 100㎛인 것이 특징인 제 1 항 기재의 통공 구조체의 제조방법.
  14. 제 8 항 또는 제 9 항에 있어서, 고밀도 탑재용 프린트회로, 프린트회로기판, 배선기판, 또는 전자부품의 보호막 또는 층간 절연막내에 상기 통공 구조체를 형성하는 것이 특징인 제 1 항 기재의 통공 구조체의 제조방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IE60027B1 (en) * 1986-05-21 1994-05-18 Research Corp Steroids useful as anti-cancer and anti-obesity agents
US5414221A (en) * 1991-12-31 1995-05-09 Intel Corporation Embedded ground plane and shielding structures using sidewall insulators in high frequency circuits having vias
US5472900A (en) * 1991-12-31 1995-12-05 Intel Corporation Capacitor fabricated on a substrate containing electronic circuitry
US5973910A (en) * 1991-12-31 1999-10-26 Intel Corporation Decoupling capacitor in an integrated circuit
US5285017A (en) * 1991-12-31 1994-02-08 Intel Corporation Embedded ground plane and shielding structures using sidewall insulators in high frequency circuits having vias
EP0645953B1 (de) * 1993-09-29 1997-08-06 Siemens NV Verfahren zur Herstellung einer zwei- oder mehrlagigen Verdrahtung und danach hergestellte zwei- oder mehrlagige Verdrahtung
JP2571677B2 (ja) * 1994-11-22 1997-01-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体装置の製造方法
US5960315A (en) * 1997-07-10 1999-09-28 International Business Machines Corporation Tapered via using sidewall spacer reflow
US6054768A (en) * 1997-10-02 2000-04-25 Micron Technology, Inc. Metal fill by treatment of mobility layers
US6175087B1 (en) 1998-12-02 2001-01-16 International Business Machines Corporation Composite laminate circuit structure and method of forming the same
US6569604B1 (en) 1999-06-30 2003-05-27 International Business Machines Corporation Blind via formation in a photoimageable dielectric material
JP2001267747A (ja) * 2000-03-22 2001-09-28 Nitto Denko Corp 多層回路基板の製造方法
KR100509058B1 (ko) * 2000-04-11 2005-08-18 엘지전자 주식회사 인쇄회로기판의 제조방법
JP3757143B2 (ja) * 2001-10-11 2006-03-22 富士通株式会社 半導体装置の製造方法及び半導体装置
US7060624B2 (en) * 2003-08-13 2006-06-13 International Business Machines Corporation Deep filled vias
JP5010948B2 (ja) * 2007-03-06 2012-08-29 オリンパス株式会社 半導体装置
KR101095409B1 (ko) * 2007-07-25 2011-12-19 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
JP2009200356A (ja) * 2008-02-22 2009-09-03 Tdk Corp プリント配線板及びその製造方法
WO2010072246A1 (en) * 2008-12-22 2010-07-01 Interuniversitair Microelektronica Centrum Vzw Method for resist development in narrow high aspect ratio vias
KR101006603B1 (ko) * 2009-01-09 2011-01-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
TWI392425B (zh) * 2009-08-25 2013-04-01 Unimicron Technology Corp 內埋式線路板及其製造方法
CN112514544B (zh) * 2018-07-31 2024-04-19 京瓷株式会社 印刷布线板及印刷布线板的制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3348990A (en) * 1963-12-23 1967-10-24 Sperry Rand Corp Process for electrically interconnecting elements on different layers of a multilayer printed circuit assembly
US3617613A (en) * 1968-10-17 1971-11-02 Spaulding Fibre Co Punchable printed circuit board base
US4897627A (en) * 1985-06-21 1990-01-30 Magnetek Universal Mfg. Corp. Fluorescent ballast assembly including a strip circuit board
US4994410A (en) * 1988-04-04 1991-02-19 Motorola, Inc. Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process
JPH0783168B2 (ja) * 1988-04-13 1995-09-06 株式会社日立製作所 プリント板の製造方法
US5001605A (en) * 1988-11-30 1991-03-19 Hughes Aircraft Company Multilayer printed wiring board with single layer vias
JP2551203B2 (ja) * 1990-06-05 1996-11-06 三菱電機株式会社 半導体装置
US5113315A (en) * 1990-08-07 1992-05-12 Cirqon Technologies Corporation Heat-conductive metal ceramic composite material panel system for improved heat dissipation

Also Published As

Publication number Publication date
JPH0537158A (ja) 1993-02-12
US5308929A (en) 1994-05-03
EP0526243A1 (en) 1993-02-03
JP2920854B2 (ja) 1999-07-19
DE69205239D1 (de) 1995-11-09
DE69205239T2 (de) 1996-03-14
EP0526243B1 (en) 1995-10-04

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