KR102410594B1 - 박막 트랜지스터 기판 및 이를 구비하는 표시 패널 - Google Patents

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Abstract

박막 트랜지스터 기판은 베이스 기판; 상기 베이스 기판 상에 배치되며, 복수의 투명 물질층들이 적층된 배리어층; 및 상기 배리어층 상에 배치되는 박막 트랜지스터를 포함할 수 있다. 여기서, 상기 배리어층의 굴절률 및 상기 베이스 기판의 굴절률의 차이는 6% 이내일 수 있다.

Description

박막 트랜지스터 기판 및 이를 구비하는 표시 패널{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이를 구비하는 표시 패널에 관한 것이다.
정보화 사회의 발전에 따라 표시 패널(OLED panel), 액정 표시 패널(LCD panel), 전기영동 표시 패널(EPD panel), 및 일렉트로웨팅 표시 패널(EWD panel)과 같이 다양한 표시 패널이 표시 장치에 적용되고 있다.
최근에는 경량화 및 박형화가 가능하고, 휴대성이 높으며, 휘거나 접는 것이 가능한 표시 장치가 개발되고 있다. 상기 표시 장치의 상기 표시 패널은 유리 기판 대신 고분자 수지를 포함하는 가요성 기판을 사용한다.
본 발명의 일목적은 수분 침투를 방지하고, 광 투과도가 향상된 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터 기판을 구비하는 표시 패널을 제공하는 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 베이스 기판; 상기 베이스 기판 상에 배치되며, 복수의 투명 물질층들을 포함하는 배리어층; 및 상기 배리어층 상에 배치되는 박막 트랜지스터를 포함할 수 있다. 여기서, 상기 배리어층의 굴절률 및 상기 베이스 기판의 굴절률의 차이는 6% 이내일 수 있다.
상기 투명 물질층들의 굴절률 및 상기 베이스 기판의 굴절률의 차이는 6% 이내일 수 있다.
서로 인접하는 상기 투명 물질층들 중 하나는 압축 응력을 가지며, 다른 하나는 인장 응력을 가질 수 있다. 상기 배리어층은 압축 응력을 가지는 상기 투명 물질층 및 인장 응력을 가지는 상기 투명 물질층이 교번 적층될 수 있다. 최상부 투명 물질층 및 최하부 투명 물질층은 압축 응력을 가질 수 있다.
상기 배리어층 및 상기 박막 트랜지스터 사이에 배치되는 버퍼층을 더 포함하며, 상기 버퍼층은 상기 투명 물질층들과 동일한 물질을 포함할 수 있다.
상기 박막 트랜지스터는 반도체 활성층, 게이트 전극, 상기 반도체 활성층 및 상기 게이트 전극 사이에 배치되는 게이트 절연막, 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 절연막은 상기 투명 물질층들과 동일한 물질을 포함할 수 있다.
상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극을 절연시키는 층간 절연막을 더 포함하고, 상기 층간 절연막은 상기 투명 물질층들과 동일한 물질을 포함할 수 있다.
상기 투명 물질층들은 동일한 물질을 포함할 수 있다. 여기서, 상기 투명 물질층들은 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 베이스 기판은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelene naphthalate), 폴리에틸렌 테레프탈레이드(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, Polycarbonate), 트리아세테이트 셀룰로오스(TAC, Triacetate Cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또는 상기 베이스 기판은 유리 섬유 강화플라스틱(FRP, Fiber glass reinforced plastic)을 포함할 수도 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 베이스 기판; 상기 베이스 기판 상에 배치되며, 복수의 투명 물질층들을 가지는 배리어층; 및 상기 배리어층 상에 배치되는 박막 트랜지스터를 포함할 수 있다. 여기서, 서로 인접하는 투명 물질층들의 잔류 응력은 응력 특성이 서로 다를 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 베이스 기판; 상기 베이스 기판 상에 배치되며, 실리콘 산질화물(SiON)을 포함하는 복수의 투명 물질층들을 가지는 배리어층; 및 상기 배리어층 상에 배치되는 박막 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널은 상기 박막 트랜지스터 기판; 및 상기 박막 트랜지스터 기판 상에 배치되는 발광 소자를 포함할 수 있다.
상기 발광 소자를 외부 환경과 격리시키는 봉지 부재를 더 포함할 수 있으며, 상기 봉지 부재는 상기 박막 트랜지스터 기판에 대향하는 대향 기판일 수 있다.
상술한 바와 같은 표시 패널은 베이스 기판 상에 배치된 배리어층을 구비하여 표시 소자로 수분이 침투하는 것을 방지할 수 있다.
또한, 상기 배리어층의 굴절률 및 상기 베이스 기판의 굴절률의 차이가 적으므로, 상기 배리어층 및 상기 베이스 기판의 계면에서 광이 반사되는 것을 방지할 수 있다. 따라서, 표시 패널의 광 투과도가 향상될 수 있다.
또한, 상기 배리어층은 복수의 투명 물질막들이 적층되고, 서로 인접하는 투명 물질막들 중 하나는 압축 응력을 가지고 다른 하나는 인장 응력을 가질 수 있다. 따라서, 상기 배리어층 내부의 잔류 응력을 완화시킬 수 있다. 그러므로, 상기 배리어층이 상기 베이스 기판에 가하는 응력이 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 분해 사시도이다.
도 2는 도 1에 도시된 표시 장치의 단면도이다.
도 3은 도 1에 도시된 표시 패널을 설명하기 위한 단면도이다.
도 4는 도 3의 EA 영역의 확대도이다.
도 5 내지 도 9는 도 1 내지 도 4에 도시된 표시 패널의 제조 방법을 설명하기 위한 공정 단면도이다.
도 10은 인가되는 전원에 따른 투명 물질층의 굴절률 변화를 설명하기 위한 그래프이다.
도 11은 암모니아 가스 및 아산화질소 가스의 유량비에 따른 투명 물질층의 굴절률 변화를 설명하기 위한 그래프이다.
도 12 내지 도 14는 베이스 기판 상에 배치된 배리어층의 구조에 따른 광 투과율을 설명하기 위한 시뮬레이션 그래프이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 사시도이며, 도 2는 도 1에 도시된 표시 장치의 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치는 표시 패널(100), 하우징(200), 및 구동 회로부(300)를 포함할 수 있다.
상기 표시 패널(100)은 플렉서블할 수 있으며, 투명할 수 있다. 또한, 상기 표시 패널(100)은 영상을 표시하는 표시 영역(DA), 및 상기 표시 영역(DA) 외곽의 비표시 영역(NDA)을 포함할 수 있다.
상기 표시 패널(100)은 특별히 한정되는 것은 아니다. 예를 들면, 상기 표시 패널(100)로 표시 패널(Organic Light Eemitting Display panel, OLED panel)과 같은 자발광이 가능한 표시 패널을 사용하는 것이 가능하다. 또한, 상기 표시 패널(100)로 액정 표시 패널(Liquid Crystal Display panel, LCD panel), 전기영동 표시 패널(Electro-Phoretic Display panel, EPD panel), 및 일렉트로웨팅 표시 패널(Electro-Wetting Display panel, EWD panel)과 같은 비발광성 표시 패널을 사용하는 것이 가능하다. 상기 표시 패널(100)로 비발광성 표시 패널을 사용하는 경우, 상기 모바일 기기는 상기 표시 패널(100)로 광을 공급하는 백라이트 유닛(Back-light unit)을 구비할 수도 있다. 본 실시예에서는 상기 표시 패널(100)로 상기 유기 발광 표시 패널을 예로서 설명한다.
상기 표시 영역(DA)은 복수의 화소 영역들을 포함하며, 화소 영역들에서 출사되는 광은 서로 다른 색상을 가질 수 있다. 예를 들면, 상기 화소 영역들에서 출사되는 광은 상기 적색, 녹색, 청색, 시안, 마젠타 및 황색 중 하나의 색상을 가질 수 있다.
상기 표시 패널(100)은 박막 트랜지스터 기판(110), 상기 박막 트랜지스터 기판(110) 상의 각 화소 영역에 배치되는 표시 소자(미도시), 및 상기 표시 소자를 외부 환경과 격리시키는 봉지 부재(120)를 구비할 수 있다.
각 화소 영역에서, 상기 박막 트랜지스터 기판(110)은 베이스 기판(미도시), 및 상기 베이스 기판 상에 배치된 적어도 하나의 박막 트랜지스터(미도시)를 구비할 수 있다.
상기 표시 소자는 유기 발광 소자일 수 있다. 예를 들면, 상기 표시 소자는 상기 박막 트랜지스터에 접속하는 제1 전극, 상기 제1 전극 상에 배치되는 유기막, 및 상기 유기막 상에 배치되는 제2 전극을 포함할 수 있다. 상기 제1 전극 및 상기 제2 전극 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 또한, 상기 제1 전극 및 제2 전극 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 상기 표시 소자가 배면 발광형 유기 발광 소자인 경우에는 상기 제1 전극이 투과형 전극이며, 상기 제2 전극이 반사형 전극일 수 있다. 또한, 상기 표시 소자가 전면 발광형 유기 발광 소자인 경우에는 상기 제1 전극이 반사형 전극이며, 상기 제2 전극이 투과형 전극일 수 있다. 또한, 상기 표시 소자가 양면 발광형 유기 발광 소자인 경우, 상기 제1 전극 및 상기 제2 전극이 투과형 전극일 수 있다.
상기 유기막은 적어도 발광층(emitting layer, EML)을 포함하며, 일반적으로 다층 박막 구조를 가질 수 있다. 상기 발광층에서 생성되는 광의 색상은 적색(red), 녹색(grean), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 발광층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수 있다.
상기 봉지 부재(120)는 상기 표시 소자를 외부 환경과 격리시킬 수 있다. 상기 봉지 부재(120)는 상기 박막 트랜지스터 기판(110)에 마주하는 대향 기판일 수 있으며, 실런트를 통하여 상기 박막 트랜지스터 기판(110)과 합착될 수 있다. 여기서, 상기 실런트는 상기 비표시 영역(NDA)에 배치될 수 있다.
또한, 상기 봉지 부재(120)는 상기 표시 소자(OLED)를 커버하는 복수의 무기막(미도시) 및 복수의 유기막(미도시)을 구비하는 봉지층일 수도 있다. 상기 봉지층은 상기 제2 전극(E2) 상에 상기 표시 소자(OLED)로 수분 및 산소의 침투를 방지할 수 있다.
한편, 상기 봉지 부재(120)의 면적은 상기 박막 트랜지스터 기판(110)의 면적보다 작거나 같을 수 있다. 예를 들면, 상기 봉재 부재(120)는 상기 박막 트랜지스터 기판(110)의 상기 표시 영역(DA)을 커버하고, 상기 비표시 영역(NDA)의 일부를 노출시킬 수 있다.
상기 하우징(200)은 탄성 또는 가요성(flexible) 특성을 가지는 재질을 포함할 수 있다. 상기 하우징(200)은 상기 표시 패널(100)의 적어도 일부, 및 상기 구동 회로부(300)를 수용한다.
상기 구동 회로부(300)는 상기 표시 패널(100) 및 상기 하우징(200) 사이에 배치될 수 있다. 또한, 상기 구동 회로부(300)는 구동 IC(미도시), 연결 필름(미도시) 및 회로 기판(미도시)을 포함할 수 있다.
상기 구동 IC는 상기 표시 패널(100)을 구동하기 위한 구동 칩으로, 게이트 구동 IC 및 데이터 구동 IC를 포함할 수 있다.
상기 연결 필름은 필름 타입의 기판 상에 형성된 복수의 배선을 포함할 수 있다. 상기 연결 필름은 테이프 캐리어 패키지(Tape Carrier Package: TCP) 또는 칩 온 필름(Chip On Film: COF)으로 상기 구동 IC를 실장하여 상기 박막 트랜지스터 기판(110)과 전기적으로 연결될 수 있다.
상기 회로 기판은 상기 연결 필름을 통하여 상기 박막 트랜지스터 기판(110)에 전기적으로 연결되며, 상기 박막 트랜지스터 기판(110)에 게이트 신호 및 데이터 신호를 공급할 수 있다. 상기 회로 기판은 일반적인 인쇄 회로 기판(Printed Circuit Board: PCB) 또는 연성 회로 기판(Flexible Printed Circuit Board: FPCB)일 수 있다. 여기서, 상기 회로 기판은 전원부 및 컨트롤러를 포함하는 각종 전자 소자들을 실장할 수 있다.
도 3은 도 1에 도시된 표시 패널을 설명하기 위한 단면도이며, 도 4는 도 3의 EA 영역의 확대도이다.
도 1 내지 도 4를 참조하면, 표시 패널(100)은 박막 트랜지스터 기판(110), 상기 박막 트랜지스터 기판(110) 상에 배치되는 표시 소자(OLED), 및 상기 표시 소자(OLED)를 외부 환경과 격리시키는 봉지 부재(120)를 포함할 수 있다.
상기 박막 트랜지스터 기판(110)은 베이스 기판(SUB), 상기 베이스 기판(SUB) 상에 배치된 적어도 하나의 박막 트랜지스터를 포함할 수 있다.
상기 베이스 기판(SUB)은 플렉서블(flexible) 기판일 수도 있다. 여기서, 상기 베이스 기판(SUB)은 고분자 유기물을 포함하는 필름 베이스 기판 및 플라스틱 베이스 기판 중 하나일 수 있다. 예를 들면, 상기 베이스 기판(SUB)은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen naphthalate), 폴리에틸렌 테레프탈레이드(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, Polycarbonate), 트리아세테이트 셀룰로오스(TAC, Triacetate Cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또한, 상기 베이스 기판(SUB)은 유리 섬유 강화플라스틱(FRP, Fiber glass reinforced plastic)을 포함할 수도 있다.
또한, 상기 베이스 기판(SUB)에 적용되는 물질은 상기 표시 패널(100)의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 베이스 기판(SUB) 및 상기 박막 트랜지스터 사이에는 배리어층(BAL)이 배치될 수 있다. 여기서, 상기 배리어층(BAL)의 굴절률 및 상기 베이스 기판(SUB)의 굴절률의 차이는 약 6% 이내일 수 있다. 상기 배리어층(BAL)의 굴절률 및 상기 베이스 기판(SUB)의 굴절률의 차이가 6% 이상이면, 상기 배리어층(BAL) 및 상기 베이스 기판(SUB)의 계면에서 광의 반사율이 증가할 수 있다. 따라서, 상기 박막 트랜지스터 기판(110)의 광 투과율이 저하될 수 있다.
또한, 상기 배리어층(BAL)은 상기 박막 트랜지스터의 반도체 활성층(SA)으로 수분 및 산소의 침투를 방지할 수 있다. 또한, 상기 배리어층(BAL)은 상기 베이스 기판(SUB)에서, 상기 반도체 활성층(SA)으로 불순물이 확산되는 것을 방지할 수 있다.
상기 배리어층(BAL)은 복수의 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들을 구조를 가질 수 있다. 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들의 굴절률 및 상기 베이스 기판(SUB)의 굴절률의 차이는 6% 이내일 수 있다. 여기서, 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들의 굴절률은 상기 베이스 기판(SUB)의 굴절률과 실질적으로 동일할 수 있다. 또한, 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들의 굴절률 차이는 6% 이내일 수 있다. 예를 들면, 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들은 동일한 물질을 포함하여, 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들의 굴절률은 실질적으로 동일할 수 있다.
한편, 서로 인접하는 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들의 잔류 응력은 응력 특성이 서로 다를 수 있다. 최상부 투명 물질층 및 최하부 투명 물질층의 잔류 응력은 응력 특성이 동일할 수 있다. 즉, 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들의 수는 홀 수(odd number)일 수 있다. 또한, 상기 최상부 투명 물질층 및 상기 최하부 투명 물질층의 잔류 응력은 압축 응력일 수 있다.
예를 들어 설명하면, 상기 배리어층(BAL)은 제1 내지 제5 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들을 포함할 수 있다.
상기 제1 투명 물질층(BAL1), 상기 제3 투명 물질층(BAL3), 및 상기 제5 투명 물질층(BAL5)의 잔류 응력은 응력 특성이 동일할 수 있다. 예를 들면, 상기 제1 투명 물질층(BAL1), 상기 제3 투명 물질층(BAL3), 및 상기 제5 투명 물질층(BAL5)의 잔류 응력은 압축 응력일 수 있다.
상기 제2 투명 물질층(BAL2) 및 상기 제4 투명 물질층(BAL4)의 잔류 응력은 응력 특성이 동일할 수 있다. 예를 들면, 상기 제2 투명 물질층(BAL2) 및 상기 제4 투명 물질층(BAL4)의 잔류 응력은 인장 응력일 수 있다.
즉, 상기 배리어층(BAL)에서, 잔류 응력 특성이 서로 다른 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들이 교번 적층되므로, 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들은 서로 간의 잔류 응력을 완화시킬 수 있다. 따라서, 단일층 구조의 배리어층(BAL)에 비하여, 상기 배리어층(BAL)은 잔류 응력이 완화된 상태를 유지할 수 있다.
또한, 단일층 구조의 배리어층에 비하여, 상기 배리어층(BAL)은 복수의 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들을 포함하므로, 상기 배리어층(BAL)은 핀 홀 효과(pin-hole effect)에 의해 발생하는 수분 및 불순물 침투를 감소시킬 수 있다.
상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및 실리콘 산질화물(SiON, silicon oxynitride) 중 하나를 포함할 수 있다. 예를 들면, 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들은 실리콘 산질화물(SiON, silicon oxynitride)을 포함할 수 있다. 상기 실리콘 산질화물은 산소 및 질소의 함량에 따라 굴절률을 용이하게 조절할 수 있다. 질소의 함량이 증가하는 경우, 상기 실리콘 산질화물의 굴절률은 높아질 수 있다. 또한, 산소의 함량이 증가하는 경우, 상기 실리콘 산질화물의 굴절률은 낮아질 수 있다.
상기 베이스 기판(SUB) 및 상기 배리어층(BAL) 사이에는 버퍼층(BUL)이 배치될 수 있다. 또한, 상기 버퍼층(BUL)은 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들과 동일한 물질, 예를 들면, 실리콘 산질화물(SiON)을 포함할 수 있다. 즉, 상기 버퍼층(BUL)은 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들과 실질적으로 동일한 굴절률을 가질 수 있다. 따라서, 상기 버퍼층(BUL) 및 상기 제5 투명 물질층(BAL5) 사이의 계면에서, 상기 버퍼층(BUL) 및 상기 제5 투명 물질층(BAL5)의 굴절률 차이에 의해 광이 반사되는 것이 방지될 수 있다.
상기 버퍼층(BUL) 상에는 상기 박막 트랜지스터가 배치될 수 있다. 상기 박막 트랜지스터는 상기 반도체 활성층(SA), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 반도체 활성층(SA)은 상기 버퍼층(BL) 상에 배치될 수 있다. 상기 반도체 활성층(SA)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체 중 하나를 포함할 수 있다. 또한, 상기 반도체 활성층(SA)에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 여기서, 상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
한편, 도면 상에는 도시하지 않았으나, 상기 반도체 활성층(SA)이 산화물 반도체를 포함하는 경우, 상기 반도체 활성층(SA)의 상부 또는 하부에 상기 반도체 활성층(SA)으로 유입되는 광을 차단하기 위한 광 차단막이 배치될 수도 있다.
상기 반도체 활성층(SA) 상에는 게이트 절연막(GI)이 배치될 수 있다. 상기 게이트 절연막(GI)은 상기 반도체 활성층(SA)을 커버하고, 상기 반도체 활성층(SA) 및 상기 게이트 전극(GE)을 절연시킬 수 있다. 상기 게이트 절연막(GI)은 적어도 실리콘 산질화물(SiON)을 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 제1 내지 제5 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들과 동일한 물질, 예를 들면, 실리콘 산질화물(SiON)을 포함할 수 있다. 즉, 상기 게이트 절연막(GI)은 상기 버퍼층(BUL)과 실질적으로 동일한 굴절률을 가질 수 있다. 따라서, 상기 게이트 절연막(GI) 및 상기 버퍼층(BUL) 사이의 계면에서, 상기 게이트 절연막(GI) 및 상기 버퍼층(BUL)의 굴절률 차이에 의해 광이 반사되는 것이 방지될 수 있다.
또한, 상기 게이트 절연막(GI)은 상기 반도체 활성층(SA) 상에 배치되는 실리콘 산화물(SiOx)을 포함하는 제1 막 및 상기 제1 막 상에 배치되고 실리콘 산질화물을 포함하는 제2 막을 포함할 수도 있다. 상기 실리콘 산화물을 포함하는 상기 제1 막은 상기 반도체 활성층(SA)과의 접착력이 우수하다. 또한, 상기 제1 막 및 상기 반도체 활성층(SA)의 계면 안정성이 우수하다.
상기 게이트 절연막(GI) 상에는 상기 게이트 전극(GE)이 배치될 수 있다. 즉, 상기 게이트 절연막(GI)은 상기 반도체 활성층(SA) 및 상기 게이트 전극(GE) 사이에 배치될 수 있다. 상기 게이트 전극(GE)은 상기 반도체 활성층(SA)과 중첩하여 배치될 수 있다. 상기 게이트 전극(GE)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE) 상에는 층간 절연막(ILD)이 배치될 수 있다. 상기 층간 절연막(ILD)은 상기 게이트 전극(GE)과 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 절연시킬 수 있다. 상기 층간 절연막(ILD)은 상기 제1 내지 제5 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들과 동일한 물질, 예를 들면, 실리콘 산질화물(SiON, silicon oxynitride)을 포함할 수 있다. 즉, 상기 층간 절연막(ILD)은 상기 게이트 절연막(GI)과 실질적으로 동일한 굴절률을 가질 수 있다. 따라서, 상기 층간 절연막(ILD) 및 상기 게이트 절연막(GI) 사이의 계면에서, 상기 층간 절연막(ILD) 및 상기 게이트 절연막(GI)의 굴절률 차이에 의해 광이 반사되는 것이 방지될 수 있다.
상기 층간 절연막(ILD) 상에는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 배치될 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연막(ILD)에 의하여 상기 게이트 전극(GE)과 절연될 수 있다. 또한, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 소스 영역 및 상기 드레인 영역과 접속할 수 있다.
한편, 본 실시예에서는 상기 박막 트랜지스터가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 박막 트랜지스터는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수 있다.
상기 박막 트랜지스터가 배치된 상기 베이스 기판(SUB) 상에는 보호막(PSV)이 배치될 수 있다. 상기 보호막(PSV)의 일부는 제거되어, 상기 드레인 전극(DE)의 일부를 노출시킬 수 있다. 상기 보호막(PSV)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(PSV)은 유기 보호막일 수 있다. 상기 유기 보호막은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 하나를 포함할 수 있다. 즉, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
또한, 상기 보호막(PSV)은 무기 보호막(미도시) 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수도 있다. 여기서, 상기 무기 보호막은 상기 제1 내지 제5 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들과 동일한 물질, 예를 들면, 실리콘 산질화물(SiON, silicon oxynitride)을 포함할 수 있다. 즉, 상기 무기 보호막은 상기 층간 절연막(ILD)과 실질적으로 동일한 굴절률을 가질 수 있다. 따라서, 상기 무기 보호막 및 상기 층간 절연막(ILD) 사이의 계면에서, 상기 무기 보호막 및 상기 층간 절연막(ILD)의 굴절률 차이에 의해 광이 반사되는 것이 방지될 수 있다.
상기 보호막(PSV) 상에는 상기 박막 트랜지스터의 상기 드레인 전극(DE)과 접속하는 상기 표시 소자(OLED)가 배치될 수 있다. 여기서, 상기 표시 소자(OLED)는 유기 발광 소자일 수 있다. 발광 형태에 따라, 상기 표시 소자(OLED)는 배면 발광형 유기 발광 소자, 전면 발광형 유기 발광 소자 및 양면 발광형 유기 발광 소자 중 하나일 수 있다. 본 실시예에서는 상기 표시 소자(OLED)가 배면 발광형 유기 발광 소자인 경우를 예로서 설명한다.
상기 표시 소자(OLED)는 광을 투과시킬 수 있는 투과형 전극인 제1 전극(E1), 상기 제1 전극(E1) 상에 배치되는 유기막(OL), 및 상기 유기막(OL) 상에 배치되고 광을 반사시킬 수 있는 반사형 전극인 제2 전극(E2)을 포함할 수 있다.
상기 제1 전극(E1)은 상기 드레인 전극(DE)과 접속할 수 있다. 또한, 상기 제1 전극(E1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 하나의 투명 도전성 산화물을 포함하는 도전막일 수 있다.
상기 제1 전극(E1) 상에는 화소 정의막(PDL)이 배치될 수 있다. 상기 화소 정의막(PDL)은 오픈되며, 상기 오픈된 영역은 상기 제1 전극(E1), 특히 상기 투명 도전막(E12)의 일부를 노출시킬 수 있다.
또한, 상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystylene), 폴리메틸메타아크릴레이트(PMMA), 폴리아크릴로니트릴(PAN), 폴리아미드(polyamide), 폴리이마이드(polyimide), 폴리아릴에테르(polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 불소계 고분자, 에폭시 수지(epoxy resin), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 실록세인계 수지(siloxane series resin) 및 실란 수지(silane) 중 적어도 하나를 포함할 수 있다.
상기 화소 정의막(PDL)에 의하여 노출된 상기 제1 전극(E1) 상에는 유기막(OL)이 배치될 수 있다. 상기 유기막(OL)은 적어도 발광층(EML)을 포함하며, 일반적으로 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 유기막(OL)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 발광층(emitting layer, EML)에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 발광층(EML), 상기 발광층(EML)에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 발광층(EML)으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다. 한편, 상기 발광층에서 생성되는 광의 색상은 적색(red), 녹색(grean), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 유기막(OL)의 상기 발광층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수 있다.
상기 유기막(OL) 상에는 상기 제2 전극(E2)이 배치될 수 있다. 상기 제2 전극(E2)은 상기 제1 전극(E1)에 비하여 일함수가 낮은 물질, 예를 들면, 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 또한, 상기 제2 전극(E2) 상에는 상기 제2 전극(E2)의 상기 전압 강하(IR-drop)를 방지하기 위한 도전막(미도시)을 더 포함할 수 있다.
상기 봉지 부재(120)는 상기 박막 트랜지스터 기판(110)에 마주하는 대향 기판일 수 있다. 여기서, 상기 봉지 부재(120)는 상기 베이스 기판(SUB)과 동일한 물질을 포함할 수 있다. 즉, 상기 봉지 부재(120)는 플렉서블 기판일 수 있다.
상기 봉지 부재(120)는 상기 표시 소자(OLED)를 외부 환경과 격리시키며, 실런트를 통하여 상기 박막 트랜지스터 기판(110)과 합착될 수 있다. 여기서, 상기 실런트는 상기 비표시 영역(NDA)에 배치될 수 있다.
한편, 상기 봉지 부재(120)는 상기 표시 소자(OLED)를 커버하는 복수의 무기막(미도시) 및 복수의 유기막(미도시)을 구비하는 봉지층일 수도 있다. 상기 봉지층은 상기 제2 전극(E2) 상에 상기 표시 소자(OLED)로 수분 및 산소의 침투를 방지할 수 있다. 상기 유기막은 에폭시, 폴리이미드, 폴리에틸렌테레프탈레이트, 폴리카보네이트, 폴리에틸렌, 및 폴리아크릴레이트 중 적어도 하나를 포함할 수 있다. 상기 무기막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 지르코늄 산화물(ZrOx), 및 징크 산화물(ZnO) 중 적어도 하나를 포함할 수 있다.
한편, 상기 봉지 부재(120)의 면적은 상기 박막 트랜지스터 기판(110)의 면적보다 작거나 같을 수 있다. 예를 들면, 상기 봉재 부재(120)는 상기 박막 트랜지스터 기판(110)의 상기 표시 영역(DA)을 커버하고, 상기 비표시 영역(NDA)의 일부를 노출시킬 수 있다.
상기 표시 패널(100)은 상기 박막 트랜지스터 기판(110) 및 상기 봉지 부재(120) 사이의 공간을 충진하는 충진재(미도시)를 더 포함할 수 있다. 상기 충진재는 외부 충격으로부터 상기 표시 소자(OLED)의 손상을 방지할 수 있다.
상기 충진재는 광을 투과시킬 수 있는 무색의 액상 또는 겔상의 물질을 포함할 수 있다. 예를 들어, 겔상의 물질로서, 상기 충진재는 비스페놀 A 타입 에폭시, 싸이클로알리파틱 에폭시 레진, 페닐 실리콘 레진 또는 고무, 아크릴릭 에폭시 레진, 알리파틱 우레탄 아크릴레이트 중 적어도 하나를 포함할 수 있다. 또한, 액상의 물질로서, 상기 충진재는 헥사메틸디실록산(Hexamethyldisiloxane), 옥타메틸트리실록산(Octamethyltrisiloxane), 데카메틸테트라실록산(Decamethyltetrasiloxane), 도데카메틸펜타실록산(Dodecamethylpentasiloxane) 및 폴리디메틸실록산(Polydimethylsiloxanes) 중 적어도 하나를 포함할 수 있다.
또한, 상기 충진재는 수분을 흡수할 수 있는 흡습 물질을 더 포함할 수도 있다. 따라서, 상기 충진재는 상기 봉지 부재(120)를 투과한 수분이 상기 표시 소자(OLED)로 침투하는 것을 방지할 수 있다.
상술한 바와 같이, 상기 배리어층(BAL)의 굴절률, 상기 버퍼층(BUL)의 굴절률, 상기 게이트 절연막(GI)의 굴절률, 및 상기 층간 절연막(ILD)의 굴절률은 모두 상기 베이스 기판(SUB)의 굴절률과의 차이가 6% 이내일 수 있다. 따라서, 상기 표시 장치는 상기 표시 소자(OLED)에서 출사된 광이 층간 굴절률 차이로 인해 전반사되어 측면되어 손실되는 것을 방지 또는 최소화할 수 있다. 따라서, 상기 표시 장치의 광 추출 효율이 상승될 수 있다.
또한, 상기 배리어층(BAL)에서, 응력 특성이 서로 다른 잔류 응력을 가지는 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들이 교번 적층될 수 있다. 따라서, 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들 상호 간에 작용하는 잔류 응력을 완화시킬 수 있다. 즉, 상기 배리어층(BAL)에 의하여 상기 베이스 기판(SUB)에 가해지는 응력이 감소될 수 있다. 그러므로, 상기 배리어층(BAL)을 구비하는 표시 장치는 상기 배리어층(BAL)의 잔류 응력에 의해 발생할 수 있는 크랙(crack) 발생 우려가 감소될 수 있다.
도 5 내지 도 9는 도 1 내지 도 4에 도시된 유기 발광 표시 패널의 제조 방법을 설명하기 위한 공정 단면도이며, 도 10은 인가되는 전원에 따른 투명 물질층의 굴절률 변화를 설명하기 위한 그래프이며, 도 11은 암모니아 가스 및 아산화질소 가스의 유량비에 따른 투명 물질층의 굴절률 변화를 설명하기 위한 그래프이다.
도 5를 참조하면, 캐리어 기판(CS) 상에 베이스 기판(SUB)을 형성한다.
상기 캐리어 기판(CS)은 유리 기판일 수 있다. 즉, 상기 캐리어 기판(CS)은 리지드 타입(Rigid type)의 기판으로, 이후의 공정에서 상기 베이스 기판(SUB)의 변형을 방지할 수 있다.
상기 베이스 기판(SUB)은 상기 캐리어 기판(CS) 상에 고분자 유기물을 코팅하여 형성될 수 있다. 상기 고분자 유기물은 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, Polycarbonate), 트리아세테이트 셀룰로오스(TAC, Triacetate Cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나일 수 있다.
상기 베이스 기판(SUB)을 형성한 후, 상기 베이스 기판(SUB) 상에 배리어층(BAL)을 형성한다. 상기 배리어층(BAL)은 복수의 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들을 포함할 수 있다. 예를 들면, 상기 배리어층(BAL)은 제1 내지 제5 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들을 포함할 수 있다.
이를 보다 상세히 설명하면, 상기 배리어층(BAL)은 하기와 같이 형성될 수 있다.
우선, 상기 베이스 기판(SUB) 상에 상기 제1 투명 물질층(BAL1)을 형성한다. 여기서, 상기 제1 투명 물질층(BAL1)의 잔류 응력은 압축 응력일 수 있다. 또한, 상기 제1 투명 물질층(BAL1)의 굴절률 및 상기 베이스 기판(SUB)의 굴절률의 차이는 6% 이내일 수 있다.
상기 제1 투명 물질층(BAL1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및 실리콘 산질화물(SiON) 중 하나를 포함할 수 있다. 본 실시예에서는 상기 제1 투명 물질층(BAL1)이 실리콘 산질화물(SiON)을 포함하는 것을 예로서 설명한다.
상기 제1 투명 물질층(BAL1)은 실란(SiH4) 가스, 암모니아(NH3) 가스, 및 아산화질소(N2O) 가스를 공정 가스로 하는 플라즈마 기상 증착(PECVD, Plasma Enhanced Chemical Vapor Depostion) 공정을 통하여 형성될 수 있다. 여기서, 상기 플라즈마 기상 증착 공정에서 인가되는 전력의 세기를 조절하여 상기 제1 투명 물질층(BAL1)의 굴절률은 조정될 수 있다. 도 10에 도시된 바와 같이 플라즈마 기상 증착 공정에서 인가되는 전력의 세기에 따라, 상기 제1 투명 물질층(BAL1)의 굴절률은 변화될 수 있다. 따라서, 상기 제1 투명 물질층(BAL1)을 상기 베이스 기판(SUB)의 굴절률과 실질적으로 동일하게 조정하는 것이 가능하다.
상기 제1 투명 물질층(BAL1)을 형성한 후, 상기 제1 투명 물질층(BAL1) 상에 상기 제2 투명 물질층(BAL2)을 형성한다. 여기서, 상기 제2 투명 물질층(BAL2)은 상기 제1 투명 물질층(BAL1)과 동일한 물질을 포함할 수 있다. 즉, 상기 제2 투명 물질층(BAL2)의 굴절률 및 상기 제1 투명 물질층(BAL1)의 굴절률은 실질적으로 동일할 수 있다. 또한, 상기 제2 투명 물질층(BAL2)의 잔류 응력은 인장 응력일 수 있다.
상기 제2 투명 물질층(BAL2)은 상기 제1 투명 물질층(BAL1)의 플라즈마 기상 증착 공정 조건에서, 인가되는 상기 전력의 세기를 증가시키고, 상기 암모니아 가스의 유량을 감소시키며, 상기 실란 가스의 유량을 증가시켜 형성될 수 있다. 여기서, 상기 실리콘 산질화물에 포함되는 산소와 질소의 함량비를 조절하여 상기 제2 투명 물질층(BAL2)의 굴절률은 조절될 수 있다. 도 11에 도시된 바와 같이, 상기 암모니아 가스 및 아산화질소 가스의 유량비에 따라, 상기 제2 투명 물질층(BAL2)의 굴절률은 변화될 수 있다. 따라서, 상기 제2 투명 물질층(BAL2)의 굴절률을 상기 베이스 기판(SUB) 및 상기 제1 투명 물질층(BAL1)의 굴절률과 실질적으로 동일하게 조정하는 것이 가능하다.
상기 제2 투명 물질층(BAL2)을 형성한 후, 상기 제2 투명 물질층(BAL2) 상에 상기 제3 투명 물질층(BAL3)을 형성한다. 여기서, 상기 제3 투명 물질층(BAL3)은 상기 제1 투명 물질층(BAL1) 및 상기 제2 투명 물질층(BAL2)과 동일한 물질을 포함할 수 있다. 따라서, 상기 제3 투명 물질층(BAL3)의 굴절률 및 상기 제2 투명 물질층(BAL2)의 굴절률은 실질적으로 동일할 수 있다.
또한, 상기 제1 투명 물질층(BAL1) 및 상기 제3 투명 물질층(BAL3)의 잔류 응력은 동일한 응력 특성을 가질 수 있다. 즉, 상기 제3 투명 물질층(BAL3)의 잔류 응력은 압축 응력일 수 있다.
상기 제3 투명 물질층(BAL3)을 형성한 후, 상기 제3 투명 물질층(BAL3) 상에 상기 제4 투명 물질층(BAL4)을 형성한다. 여기서, 상기 제4 투명 물질층(BAL4)은 상기 제1 투명 물질층(BAL1), 상기 제2 투명 물질층(BAL2) 및 상기 제3 투명 물질층(BAL3)과 동일한 물질을 포함할 수 있다. 따라서, 상기 제4 투명 물질층(BAL4)의 굴절률 및 상기 제3 투명 물질층(BAL3)의 굴절률은 실질적으로 동일할 수 있다.
또한, 상기 제2 투명 물질층(BAL2) 및 상기 제4 투명 물질층(BAL4)의 잔류 응력은 동일한 응력 특성을 가질 수 있다. 즉, 상기 제4 투명 물질층(BAL4)의 잔류 응력은 인장 응력일 수 있다.
상기 제4 투명 물질층(BAL4)을 형성한 후, 상기 제4 투명 물질층(BAL4) 상에 상기 제5 투명 물질층(BAL5)을 형성한다. 여기서, 상기 제5 투명 물질층(BAL5)은 상기 제1 투명 물질층(BAL1), 상기 제2 투명 물질층(BAL2), 상기 제4 투명 물질층(BAL4) 및 상기 제4 투명 물질층(BAL4)과 동일한 물질을 포함할 수 있다. 따라서, 상기 제5 투명 물질층(BAL5)의 굴절률 및 상기 제4 투명 물질층(BAL4)의 굴절률은 실질적으로 동일할 수 있다.
또한, 상기 제1 투명 물질층(BAL1) 및 상기 제5 투명 물질층(BAL5)의 잔류 응력은 동일한 응력 특성을 가질 수 있다. 즉, 상기 제5 투명 물질층(BAL5)의 잔류 응력은 압축 응력일 수 있다.
상기와 같이, 상기 배리어층(BAL)은 상기 베이스 기판(SUB)과 동일한 물질을 포함하는 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들을 구비할 수 있다. 따라서, 상기 배리어층(BAL) 및 상기 베이스 기판(SUB)의 굴절률 차이에 의한 광 손실을 방지할 수 있다.
또한, 상기 배리어층(BAL)에서, 응력 특성이 서로 다른 잔류 응력을 가지는 상기 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들이 교번 적층될 수 있다. 따라서, 상기 배리어층(BAL)에 의하여 상기 베이스 기판(SUB)에 가해지는 잔류 응력은 감소될 수 있다.
도 6을 참조하면, 상기 배리어층(BAL)을 형성한 후, 상기 배리어층(BAL) 상에 버퍼층(BUL)을 형성한다. 상기 버퍼층(BUL)은 상기 제1 내지 제5 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 버퍼층(BUL)은 플라즈마 기상 증착 공정을 통하여 형성되는 실리콘 산질화물(SiON)을 포함할 수 있다. 따라서, 상기 버퍼층(BUL)의 굴절률 및 상기 제5 투명 물질층(BAL5)의 굴절률은 실질적으로 동일할 수 있다.
상기 버퍼층(BUL)을 형성한 후, 상기 버퍼층(BUL) 상에 반도체 활성층(SA), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 박막 트랜지스터를 형성한다.
상기 박막 트랜지스터는 하기와 같이 형성될 수 있다.
우선, 상기 버퍼층(BUL) 상에 상기 반도체 활성층(SA)을 형성한다. 상기 반도체 활성층(SA)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체 중 하나를 포함할 수 있다.
그런 다음, 상기 반도체 활성층(SA)을 커버하는 게이트 절연막(GI)을 형성한다. 상기 게이트 절연막(GI)은 상기 반도체 활성층(SA)을 커버하고, 상기 반도체 활성층(SA) 및 상기 게이트 전극(GE)을 절연시킬 수 있다.
상기 게이트 절연막(GI)은 적어도 실리콘 산질화물(SiON)을 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 제1 내지 제5 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들과 동일한 물질, 예를 들면, 실리콘 산질화물(SiON)을 포함할 수 있다. 즉, 상기 게이트 절연막(GI)은 상기 버퍼층(BUL)과 실질적으로 동일한 굴절률을 가질 수 있다. 여기서, 상기 게이트 절연막(GI)은 상기 반도체 활성층(SA) 상에 상기 실리콘 산질화물(SiON)을 증착하여 형성될 수 있다.
또한, 상기 게이트 절연막(GI)은 상기 반도체 활성층(SA) 상에 배치되는 실리콘 산화물(SiOx)을 포함하는 제1 막 및 상기 제1 막 상에 배치되고 실리콘 산질화물을 포함하는 제2 막을 포함할 수도 있다. 여기서, 상기 게이트 절연막(GI)은 상기 반도체 활성층(SA) 상에 상기 실리콘 산화물(SiOx)을 포함하는 상기 제1 막을 증착한 후, 상기 제1 막 상에 상기 실리콘 산질화물(SiON)을 포함하는 상기 제2 막을 증착하여 형성될 수 있다.
상기 실리콘 산화물을 포함하는 상기 제1 막은 상기 반도체 활성층(SA)과의 접착력이 우수하다. 상기 제1 막 및 상기 반도체 활성층(SA)의 계면 안정성이 우수하다. 상기 제1 막은 상기 게이트 절연막(GI) 형성시 발생할 수 있는 상기 반도체 활성층(SA)의 손상을 방지할 수 있다.
상기 게이트 절연막(GI)을 형성한 후, 상기 게이트 절연막(GI) 상에 도전성 금속막을 형성하고 패터닝하여 상기 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은 상기 반도체 활성층(SA)과 중첩하여 배치될 수 있다. 또한, 상기 게이트 전극(GE)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE)을 형성한 후, 층간 절연막(ILD)을 형성한다. 상기 층간 절연막(ILD)은 상기 게이트 전극(GE)과 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 절연시킬 수 있다. 상기 층간 절연막(ILD)은 상기 제1 내지 제5 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들과 동일한 물질을 포함할 수 있다. 즉, 상기 층간 절연막(ILD)의 굴절율 상기 게이트 절연막(GI)의 굴절률은 실질적으로 동일할 수 있다.
상기 층간 절연막(ILD)을 형성한 후, 상기 층간 절연막(ILD)을 패터닝하여 상기 반도체 활성층(SA)의 일부를 노출시킨다. 상기 반도체 활성층(SA)에서 노출되는 영역은 이후에 형성되는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 콘택되는 영역일 수 있다.
그런 다음, 상기 층간 절연막(ILD) 상에 도전막을 형성하고 패터닝하여, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성한다.
도 7을 참조하면, 상기 박막 트랜지스터를 형성한 후, 상기 박막 트랜지스터를 커버하는 보호막(PSV)을 형성한다. 상기 보호막(PSV)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(PSV)은 유기 보호막일 수 있다. 상기 유기 보호막은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 하나를 포함할 수 있다. 즉, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 표면을 평탄화시킬 수 있는 평탄화막일 수 있다.
또한, 상기 보호막(PSV)은 무기 보호막(미도시) 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수도 있다. 여기서, 상기 무기 보호막은 상기 제1 내지 제5 투명 물질층(BAL1, BAL2, BAL3, BAL4, BAL5)들과 동일한 물질을 포함할 수 있다. 따라서, 상기 무기 보호막의 굴절률은 상기 층간 절연막(ILD)의 굴절률은 실질적으로 동일할 수 있다.
상기 보호막(PSV)을 형성한 후, 상기 보호막(PSV)을 패터닝하여, 상기 드레인 전극(DE)의 일부를 노출시킨다.
그런 다음, 상기 드레인 전극(DE)과 접속하는 표시 소자(OLED)를 형성한다. 상기 표시 소자(OLED)는 광을 투과시킬 수 있는 투과형 전극인 제1 전극(E1), 상기 제1 전극(E1) 상에 배치되는 유기막(OL), 및 상기 유기막(OL) 상에 배치되고 광을 반사시킬 수 있는 반사형 전극인 제2 전극(E2)을 포함할 수 있다.
상기 표시 소자(OLED)는 하기와 같이 형성될 수 있다.
우선, 상기 보호막(PSV) 상에 투명 도전성 산화물막을 형성하고, 상기 투명 도전성 산화물막을 패터닝하여 상기 제1 전극(E1)을 형성한다. 상기 제1 전극(E1)은 상기 드레인 전극(DE)에 접속될 수 있다. 또한, 상기 투명 도전성 산화물막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 하나를 포함할 수 있다.
상기 제1 전극(E1)을 형성한 후, 상기 제1 전극(E1) 상에 상기 제1 전극(E1)의 일부를 노출시키는 화소 정의막(PDL)을 형성한다. 상기 화소 정의막(PDL)은 상기 제1 전극(E1)을 커버하도록 유기 절연 물질막을 형성하고 상기 유기 절연 물질막을 패터닝하여 형성될 수 있다. 상기 화소 정의막(PDL)은 폴리스티렌(polystylene), 폴리메틸메타아크릴레이트(PMMA), 폴리아크릴로니트릴(PAN), 폴리아미드(polyamide), 폴리이마이드(polyimide), 폴리아릴에테르(polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 불소계 고분자, 에폭시 수지(epoxy resin), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 실록세인계 수지(siloxane series resin) 및 실란 수지(silane) 중 적어도 하나를 포함할 수 있다.
상기 화소 정의막(PDL)을 형성한 후, 상기 화소 정의막(PDL)에 의하여 노출된 상기 제1 전극(E1) 상에 유기막(OL)을 형성한다. 상기 유기막(OL)은 적어도 발광층(EML)을 포함하며, 일반적으로 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 유기막(OL)은 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transport layer, HTL), 상기 발광층(EML), 정공 억제층(hole blocking layer, HBL), 전자 수송층(electron transport layer, ETL), 및 전자 주입층(electron injection layer, EIL)을 순차적으로 적층하여 형성될 수 있다.
상기 유기막(OL)을 형성한 후, 상기 유기막(OL) 상에 제2 전극(E2)을 형성한다. 따라서, 상기 베이스 기판(SUB), 상기 배리어층(BAL), 상기 박막 트랜지스터 및 상기 표시 소자(OLED)를 구비하는 박막 트랜지스터 기판(110)이 형성될 수 있다.
상기 제2 전극(E2)은 상기 제1 전극(E1)에 비하여 일함수가 낮으며, 반사도가 우수한 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(E2)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
한편, 도면 상에는 도시하지 않았으나, 상기 제2 전극(E2)을 형성한 후, 상기 제2 전극(E2) 상에는 상기 제2 전극(E2)의 상기 전압 강하(IR-drop)를 방지하기 위한 도전막(미도시)을 형성할 수도 있다.
도 8을 참조하면, 상기 표시 소자(OLED)를 형성한 후, 상기 표시 소자(OLED)를 외부 환경과 격리시키는 봉지 부재(120)를 형성한다. 예를 들면, 상기 봉지 부재(120)는 일종의 대향 기판일 수 있다. 또한, 상기 봉지 부재(120)는 플렉서블 기판일 수 있다.
상기 봉지 부재(120)가 대향 기판인 경우, 상기 봉지 부재(120)를 상기 박막 트랜지스터 기판(110)에 마주하도록 배치한 후, 상기 박막 트랜지스터 기판(110) 및 상기 봉지 부재(120)를 실런트(미도시)를 이용하여 합착한다.
도 9를 참조하면, 상기 봉지 부재(120)를 형성한 후, 상기 캐리어 기판(CS)을 제거한다. 예를 들면, 상기 캐리어 기판(CS)은 상기 상기 캐리어 기판(CS)의 상기 베이스 기판(SUB)이 형성된 면의 반대 방향의 면에서 열을 가하거나, 레이저 빔을 조사하여 용이하게 제거될 수 있다.
도 12 내지 도 14는 베이스 기판 상에 배치된 배리어층의 구조에 따른 광 투과율을 설명하기 위한 시뮬레이션 그래프이다.
도 12 내지 도 14를 참조하면, 베이스 기판은 폴리이미드를 포함하고, 10㎛의 두께를 가질 수 있다. 또한, 배리어층은 상기 베이스 기판 상에 배치된다.
도 12에 도시된 배리어층은 두께 1500Å의 실리콘 산화물막, 두께 600Å의 실리콘 질화물막, 두께 1500Å의 실리콘 산화물막, 두께 600Å의 실리콘 질화물막, 및 두께 1500Å의 실리콘 산화물막을 구비할 수 있다. 도 12에 도시된 상기 베이스 기판 및 상기 배리어층의 적층 구조는 약 72.0%의 적색광(660㎚)에 대한 광 투과율, 약 70.1%의 녹색광(558㎚)에 대한 광 투과율, 약 82.8%의 청색광(428㎚)에 대한 광 투과율, 및 약 69.6%의 평균 광 투과율을 가질 수 있다.
도 13에 도시된 배리어층은 두께 5700Å의 단일 실리콘 산질화물막일 수 있다. 여기서, 상기 배리어층의 굴절률은 약 1.7로, 상기 베이스 기판의 굴절률과 동일하다. 도 13에 도시된 상기 베이스 기판 및 상기 배리어층의 적층 구조는 약 86.7%의 적색광(660㎚)에 대한 광 투과율, 약 90.3%의 녹색광(558㎚)에 대한 광 투과율, 약 85.1%의 청색광(428㎚)에 대한 광 투과율, 및 약 86.9%의 평균 광 투과율을 가질 수 있다.
도 14에 도시된 배리어층은 두께가 1500Å이고 잔류 응력이 압축 응력인 실리콘 산질화물막, 두께가 600Å이고 잔류 응력이 인장 응력인 실리콘 산질화물막, 두께가 1500Å이고 잔류 응력이 압축 응력인 실리콘 산질화물막, 두께가 600Å이고 잔류 응력이 인장 응력인 실리콘 산질화물막, 및 두께가 1500Å이고 잔류 응력이 압축 응력인 실리콘 산화물막을 구비할 수 있다. 여기서, 상기 실리콘 산질화물막들의 굴절률은 약 1.7로, 상기 베이스 기판의 굴절률과 동일하다.
도 14에 도시된 상기 베이스 기판 및 상기 배리어층의 적층 구조는 약 86.7%의 적색광(660㎚)에 대한 광 투과율, 약 90.3%의 녹색광(558㎚)에 대한 광 투과율, 약 85.1%의 청색광(428㎚)에 대한 광 투과율, 및 약 86.9%의 평균 광 투과율을 가질 수 있다.
즉, 폴리이미드를 포함하는 상기 베이스 기판 상에 실리콘 산화물막 및 실리콘 질화물막이 교번 적층된 배리어층의 광투과율에 비하여, 상기 폴리이미드 베이스 기판 상에 실리콘 산질화물막이 배치된 배리어층의 광투과율이 우수함을 알 수 있다.
한편, 도 13에 도시된 바와 같이 단일막 구조의 배리어층은 잔류 응력의 크기가 도 14에 도시된 배리어층의 잔류 응력의 크기보다 클 수 있다. 이는 도 14에 도시된 배리어층에서 잔류 응력 특성이 서로 다른 물질층들이 교번 적층된다. 여기서, 상기 물질층들은 서로 간의 잔류 응력을 완화시킬 수 있다. 따라서, 단일층 구조의 배리어층에 비하여, 도 14에 도시된 상기 배리어층은 잔류 응력이 완화된 상태를 유지할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 유기 발광 표시 패널 110 : 박막 트랜지스터 기판
SUB : 베이스 기판 BAL : 배리어층
BUL : 버퍼층 GI : 게이트 절연막
ILD :층간 절연막 PSV : 보호막
SA : 반도체 활성층 GE : 게이트 전극
SE :소스 전극 DE : 드레인 전극
OLED : 표시 소자 E1 : 제1 전극
OL :유기막 E2 :제2 전극
120 :봉지 부재 200 : 하우징
300 : 구동 회로부

Claims (55)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 복수의 투명 물질층들을 포함하는 배리어층; 및
    상기 배리어층 상에 배치되는 박막 트랜지스터를 포함하며,
    상기 배리어층의 굴절률 및 상기 베이스 기판의 굴절률의 차이는 6% 이내이며,
    서로 접촉하여 인접하는 상기 투명 물질층들 중 하나는 압축 응력을 가지며, 다른 하나는 인장 응력을 가지고,
    상기 배리어층에서 상기 압축 응력을 가지는 투명 물질층 및 상기 인장 응력을 가지는 투명 물질층이 교번 적층되며,
    상기 투명 물질층들은 각각 실리콘 산질화물(SiON)을 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 투명 물질층들의 굴절률 및 상기 베이스 기판의 굴절률의 차이는 6% 이내인 박막 트랜지스터 기판.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    최상부 투명 물질층 및 최하부 투명 물질층은 압축 응력을 가지는 박막 트랜지스터 기판.
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서,
    상기 배리어층 및 상기 박막 트랜지스터 사이에 배치되는 버퍼층을 더 포함하며,
    상기 버퍼층은 상기 투명 물질층들과 동일한 물질을 포함하는 박막 트랜지스터 기판.
  9. 제1 항에 있어서,
    상기 박막 트랜지스터는 반도체 활성층, 게이트 전극, 상기 반도체 활성층 및 상기 게이트 전극 사이에 배치되는 게이트 절연막, 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 절연막은 상기 투명 물질층들과 동일한 물질을 포함하는 박막 트랜지스터 기판.
  10. 제9 항에 있어서,
    상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극을 절연시키는 층간 절연막을 더 포함하고,
    상기 층간 절연막은 상기 투명 물질층들과 동일한 물질을 포함하는 박막 트랜지스터 기판.
  11. 제1 항에 있어서,
    상기 베이스 기판은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelene naphthalate), 폴리에틸렌 테레프탈레이드(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, Polycarbonate), 트리아세테이트 셀룰로오스(TAC, Triacetate Cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함하는 박막 트랜지스터 기판.
  12. 제1 항에 있어서,
    상기 베이스 기판은 유리 섬유 강화플라스틱(FRP, Fiber glass reinforced plastic)을 포함하는 박막 트랜지스터 기판.
  13. 박막 트랜지스터 기판; 및
    상기 박막 트랜지스터 기판 상에 배치되는 발광 소자를 포함하며,
    상기 박막 트랜지스터 기판은
    베이스 기판;
    상기 베이스 기판 상에 배치되며, 복수의 투명 물질층들을 포함하는 배리어층; 및
    상기 배리어층 상에 배치되고 상기 발광 소자와 접속하는 박막 트랜지스터를 구비하고,
    상기 배리어층의 굴절률 및 상기 베이스 기판의 굴절률의 차이는 6% 이내이며,
    서로 접촉하여 인접하는 상기 투명 물질층들 중 하나는 압축 응력을 가지며, 다른 하나는 인장 응력을 가지고,
    상기 배리어층에서 상기 압축 응력을 가지는 투명 물질층 및 상기 인장 응력을 가지는 투명 물질층이 교번 적층되며,
    상기 투명 물질층들은 각각 실리콘 산질화물(SiON)을 포함하는 표시 패널.
  14. 제13 항에 있어서,
    상기 투명 물질층들의 굴절률 및 상기 베이스 기판의 굴절률의 차이는 6% 이내인 표시 패널.
  15. 삭제
  16. 삭제
  17. 제13 항에 있어서,
    최상부 투명 물질층 및 최하부 투명 물질층은 압축 응력을 가지는 표시 패널.
  18. 삭제
  19. 제13 항에 있어서,
    상기 배리어층 및 상기 박막 트랜지스터 사이에 배치되는 버퍼층을 더 포함하며,
    상기 버퍼층은 상기 투명 물질층들과 동일한 물질을 포함하는 표시 패널.
  20. 제13 항에 있어서,
    상기 박막 트랜지스터는 반도체 활성층, 게이트 전극, 상기 반도체 활성층 및 상기 게이트 전극 사이에 배치되는 게이트 절연막, 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 절연막은 상기 투명 물질층들과 동일한 물질을 포함하는 표시 패널.
  21. 제20 항에 있어서,
    상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극을 절연시키는 층간 절연막을 더 포함하고,
    상기 층간 절연막은 상기 투명 물질층들과 동일한 물질을 포함하는 표시 패널.
  22. 제13 항에 있어서,
    상기 발광 소자를 외부 환경과 격리시키는 봉지 부재를 더 포함하는 표시 패널.
  23. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 복수의 투명 물질층들을 포함하는 배리어층; 및
    상기 배리어층 상에 배치되는 박막 트랜지스터를 포함하며,
    서로 접촉하여 인접하는 상기 투명 물질층들 중 하나는 압축 응력을 가지며, 다른 하나는 인장 응력을 가지고,
    상기 배리어층에서 상기 압축 응력을 가지는 투명 물질층 및 상기 인장 응력을 가지는 투명 물질층이 교번 적층되며,
    상기 투명 물질층들은 각각 실리콘 산질화물(SiON)을 포함하는 박막 트랜지스터 기판.
  24. 삭제
  25. 제23 항에 있어서,
    최상부 투명 물질층 및 최하부 투명 물질층은 압축 응력을 가지는 박막 트랜지스터 기판.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 박막 트랜지스터 기판; 및
    상기 박막 트랜지스터 기판 상에 배치되는 발광 소자를 포함하며,
    상기 박막 트랜지스터 기판은
    베이스 기판;
    상기 베이스 기판 상에 배치되며, 상기 베이스 기판 상에 배치되며, 복수의 투명 물질층들을 포함하는 배리어층; 및
    상기 배리어층 상에 배치되는 박막 트랜지스터를 구비하고,
    서로 접촉하여 인접하는 상기 투명 물질층들 중 하나는 압축 응력을 가지며, 다른 하나는 인장 응력을 가지고,
    상기 배리어층에서 상기 압축 응력을 가지는 투명 물질층 및 상기 인장 응력을 가지는 투명 물질층이 교번 적층되며,
    상기 투명 물질층들은 각각 실리콘 산질화물(SiON)을 포함하는 표시 패널.
  32. 삭제
  33. 제31 항에 있어서,
    최상부 투명 물질층 및 최하부 투명 물질층은 압축 응력을 가지는 표시 패널.
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 제31 항에 있어서,
    상기 발광 소자를 밀봉하는 봉지 부재를 더 포함하는 표시 패널.
  40. 삭제
  41. 삭제
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