KR20200039074A - A semiconductor device and method of fabricating the same - Google Patents

A semiconductor device and method of fabricating the same Download PDF

Info

Publication number
KR20200039074A
KR20200039074A KR1020180118213A KR20180118213A KR20200039074A KR 20200039074 A KR20200039074 A KR 20200039074A KR 1020180118213 A KR1020180118213 A KR 1020180118213A KR 20180118213 A KR20180118213 A KR 20180118213A KR 20200039074 A KR20200039074 A KR 20200039074A
Authority
KR
South Korea
Prior art keywords
film
mold
layer
gas
buffer
Prior art date
Application number
KR1020180118213A
Other languages
Korean (ko)
Inventor
최병덕
김장섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180118213A priority Critical patent/KR20200039074A/en
Priority to US16/399,098 priority patent/US11056355B2/en
Priority to CN201910892512.6A priority patent/CN111009491B/en
Publication of KR20200039074A publication Critical patent/KR20200039074A/en
Priority to US17/355,478 priority patent/US11749536B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02249—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by combined oxidation and nitridation performed simultaneously
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)

Abstract

According to an embodiment of the present invention, a method for manufacturing a semiconductor device comprises: forming a mold structure comprising a mold film, a buffer film, and a support film on a substrate; forming through holes in the mold structure by anisotropically etching the mold structure; and forming lower electrodes in the through holes. The buffer film has a nitrogen content which increases from the mold film to the support film and has an oxygen content which increases from the support film to the mold film. According to the present invention, electric interference between the lower electrodes can be prevented.

Description

반도체 장치 및 이의 제조 방법{A semiconductor device and method of fabricating the same}A semiconductor device and method of fabricating the same}

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 개선된 반도체 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having improved reliability and a method for manufacturing the same.

최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화, 높은 신뢰성 및 저렴한 가격에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해서, 반도체 메모리 소자의 집적도를 증가시키는 것과 동시에 반도체 메모리 소자의 성능을 개선하는 것이 함께 요구되고 있다. 2. Description of the Related Art In recent years, in the electronics industry such as mobile phones and notebooks, there is an increasing demand for weight reduction, compactness, high speed, multifunctionality, high performance, high reliability, and low price of products. In order to meet these demands, it is desired to increase the degree of integration of semiconductor memory devices and improve the performance of semiconductor memory devices.

고집적화된 반도체 메모리 소자의 신뢰성을 개선하기 위한 방안의 하나는 캐패시터의 용량을 극대화하는 것이다. 캐패시터를 구성하는 하부 전극의 종횡비가 증가할수록 커패시터의 용량은 증가될 수 있다. 따라서, 높은 종횡비를 갖는 커패시터를 형성하기 위한 공정 기술에 대한 다양한 연구들이 이루어지고 있다.One of the ways to improve the reliability of highly integrated semiconductor memory devices is to maximize the capacity of the capacitor. As the aspect ratio of the lower electrode constituting the capacitor increases, the capacity of the capacitor may increase. Accordingly, various studies have been conducted on process technology for forming a capacitor having a high aspect ratio.

본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 장치를 제공하는데 있다.The problem to be solved by the present invention is to provide a semiconductor device with improved reliability.

본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 장치의 제조 방법을 제공하는데 있다.The problem to be solved by the present invention is to provide a method for manufacturing a semiconductor device with improved reliability.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 몰드막, 버퍼막, 및 지지막을 포함하는 몰드 구조체를 형성하는 것, 상기 몰드 구조체를 이방성 식각하여, 상기 몰드 구조체 내에 관통홀들을 형성하는 것 및 상기 관통홀들 내에 하부 전극들을 형성하는 것을 포함하되, 상기 버퍼막은 상기 몰드막에서 상기 지지막으로 갈수록 커지는 질소 함유량을 갖고, 상기 지지막에서 상기 몰드막으로 갈수록 커지는 산소 함유량을 가질 수 있다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a mold structure including a mold film, a buffer film, and a support film on a substrate, anisotropically etching the mold structure, and forming through holes in the mold structure And forming lower electrodes in the through holes, wherein the buffer film may have a nitrogen content that increases from the mold film to the support film, and an oxygen content that increases from the support film to the mold film. have.

본 발명의 실시예에 따른 반도체 장치의 제조 방법은 몰드막, 버퍼막, 및 지지막을 기판 상에 차례로 형성하는 것, 상기 지지막, 상기 버퍼막, 및 상기 몰드막을 차례로 이방성 식각하여, 관통홀들을 형성하는 것 및 상기 관통홀들 내에 하부 전극들을 형성하는 것을 포함하되, 상기 버퍼막을 형성하는 것은 산소를 포함하는 제 1 가스 및 질소를 포함하는 제 2 가스를 사용하는 것을 포함하되, 상기 버퍼막을 형성하는 동안 상기 제 1 가스의 주입량은 점차적으로 감소하고, 상기 제 2 가스의 주입량은 점차적으로 증가할 수 있다.A method of manufacturing a semiconductor device according to an embodiment of the present invention is to sequentially form a mold film, a buffer film, and a support film on a substrate, and anisotropically etch the support film, the buffer film, and the mold film in turn to penetrate through holes Forming and forming lower electrodes in the through-holes, wherein forming the buffer film includes using a first gas containing oxygen and a second gas containing nitrogen, forming the buffer film In the meantime, the injection amount of the first gas may gradually decrease, and the injection amount of the second gas may gradually increase.

본 발명의 실시예에 따른 반도체 장치는 기판 상에 배치된 하부 전극, 상기 하부 전극의 측벽 상의 제 1 지지막, 상기 하부 전극의 상기 측벽 상에서, 상기 제 1 지지막 상에 배치되는 제 2 지지막 및 상기 하부 전극의 상기 측벽 및 상면을 덮는 유전막을 포함하되, 상기 하부 전극은 상기 제 1 지지막과 상기 제 2 지지막 사이에 배치되는 하부 부분 및 상기 하부 부분과 상기 제 2 지지막 사이의 상부 부분을 포함하고, 상기 상부 부분의 측벽은 상기 하부 부분의 측벽으로부터 돌출되고, 상기 상부 부분의 상기 측벽 중심은 꼭짓점으로 이루어질 수 있다.A semiconductor device according to an exemplary embodiment of the present invention includes a lower electrode disposed on a substrate, a first support film on a sidewall of the lower electrode, and a second support film on a first support film on the sidewall of the lower electrode. And a dielectric layer covering the side wall and the upper surface of the lower electrode, wherein the lower electrode is disposed between the first supporting layer and the second supporting layer, and an upper portion between the lower portion and the second supporting layer. It includes a portion, the side wall of the upper portion protrudes from the side wall of the lower portion, the center of the side wall of the upper portion may be formed of a vertex.

본 발명의 실시예에 따르면, 제 2 몰드막과 제 2 지지막 사이에 형성되는 버퍼막의 질소 함유량을 제 2 몰드막에서 제 2 지지막으로 갈수록 점차적으로 증가시켜, 전극홀들을 형성하기 위한 이방성 식각 공정 시, 제 2 몰드막에 인접하는 버퍼막의 상부 측벽이 과 식각되는 것을 방지할 수 있다. 따라서, 전극홀들 내에 형성되는 하부 전극들 간의 거리가 확보되어, 하부 전극들 사이에 전기적으로 간섭되는 것을 방지할 수 있다. According to an embodiment of the present invention, the nitrogen content of the buffer film formed between the second mold film and the second support film is gradually increased from the second mold film to the second support film, and thus anisotropic etching for forming electrode holes During the process, it is possible to prevent over-etching of the upper sidewall of the buffer film adjacent to the second mold film. Therefore, a distance between the lower electrodes formed in the electrode holes is secured, thereby preventing electrical interference between the lower electrodes.

도 1a는 본 발명의 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 1b는 본 발명의 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 1c는 도 1b의 하부 전극을 확대한 도면이다.
도 2a는 본 발명의 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 2b는 본 발명의 실시예에 따른 반도체 장치를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 2c는 도 2b의 하부 전극을 확대한 도면이다.
도 3, 도 4, 도 6 내지 도 10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 1a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 5a는 버퍼막이 식각된 모습을 나타낸 확대도이다.
도 5b는 도 4의 A를 확대한 도면이다.1A is a plan view illustrating a semiconductor device according to an embodiment of the present invention.
1B illustrates a semiconductor device according to an embodiment of the present invention, and is a cross-sectional view taken along line I-I 'of FIG.
1C is an enlarged view of the lower electrode of FIG. 1B.
2A is a plan view illustrating a semiconductor device according to an embodiment of the present invention.
2B illustrates a semiconductor device according to an embodiment of the present invention, and is a cross-sectional view taken along line I-I 'of FIG.
FIG. 2C is an enlarged view of the lower electrode of FIG. 2B.
3, 4, and 6 to 10 illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention, and are cross-sectional views taken along the line I-I 'of FIG. 1A.
5A is an enlarged view showing a state in which the buffer film is etched.
5B is an enlarged view of A of FIG. 4.

도 1a는 본 발명의 실시예에 따른 반도체 장치를 나타낸 평면도이다. 도 1b는 본 발명의 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 1c는 도 1b의 하부 전극을 확대한 도면이다.1A is a plan view illustrating a semiconductor device according to an embodiment of the present invention. 1B illustrates a semiconductor device according to an embodiment of the present invention, and is a cross-sectional view taken along line I-I 'of FIG. 1A. 1C is an enlarged view of the lower electrode of FIG. 1B.

도 1a 및 도 1b를 참조하면, 반도체 장치는 콘택 플러그들(110), 하부 전극들(LE), 제 1 지지막(SL1), 제 2 지지막(SL2), 유전막(130), 및 상부 전극(UE)을 포함할 수 있다. 1A and 1B, a semiconductor device includes contact plugs 110, lower electrodes LE, a first support layer SL1, a second support layer SL2, a dielectric layer 130, and an upper electrode. (UE).

콘택 플러그들(110)이 기판(100) 상에 배치될 수 있다. 기판(100)은 반도체 기판일 수 있으며, 예를 들어, 실리콘(Si) 기판, 저머늄(Ge) 기판, 또는 실리콘-저머늄(Si-Ge) 기판 등일 수 있다. 일 예로, 콘택 플러그들(110)은 제 1 방향(X)으로 지그재그 방향으로 배열될 수 있다. 콘택 플러그들(110)은 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속질화막(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈늄 등) 중 적어도 하나를 포함할 수 있다.Contact plugs 110 may be disposed on the substrate 100. The substrate 100 may be a semiconductor substrate, for example, a silicon (Si) substrate, a germanium (Ge) substrate, or a silicon-germanium (Si-Ge) substrate. For example, the contact plugs 110 may be arranged in a zigzag direction in the first direction X. The contact plugs 110 may include a semiconductor material (eg, polycrystalline silicon), a metal-semiconductor compound (eg, tungsten silicide), a conductive metal nitride film (eg, titanium nitride, tantalum nitride, or tungsten nitride, etc.) Or it may include at least one of a metal (for example, titanium, tungsten, or tantalum).

층간 절연막(112)이 기판(100) 상에 배치될 수 있다. 층간 절연막(112)은 인접하는 콘택 플러그들(110) 사이를 채울 수 있다. 층간 절연막(112)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 도면에 도시하지 않았지만, 서로 교차하는 복수 개의 워드 라인들 및 비트 라인들이 기판(100) 상에 및/또는 기판(100) 내에 형성될 수 있다. 층간 절연막(112)은 워드 라인들 및 비트 라인들을 덮도록 형성될 수 있다. 불순물 영역들이 워드 라인들 각각의 양 옆의 기판(100) 내에 형성될 수 있고, 콘택 플러그들(110) 각각은 불순물 영역들 중 하나와 연결될 수 있다. The interlayer insulating film 112 may be disposed on the substrate 100. The interlayer insulating layer 112 may fill between adjacent contact plugs 110. The interlayer insulating layer 112 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. Although not illustrated in the drawings, a plurality of word lines and bit lines that cross each other may be formed on and / or within the substrate 100. The interlayer insulating layer 112 may be formed to cover word lines and bit lines. Impurity regions may be formed in the substrate 100 on each side of each of the word lines, and each of the contact plugs 110 may be connected to one of the impurity regions.

하부 전극들(LE)이 콘택 플러그들(110) 상에 배치될 수 있다. 하부 전극들(LE)은 예를 들어, 기판(100)의 상면으로부터 수직 방향으로 신장된 필라 형태(pillar type)일 수 있다. 하부 전극들(LE)은 금속 물질(예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴), 금속 질화막(예를 들어, 티타늄 질화막(TiN), 티타늄 실리콘막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaAlN) 및 텅스텐 질화막(WN)), 귀금속막(예를 들어, 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)), 전도성 산화막(PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo), 및 금속 실리사이드막 중의 적어도 하나를 포함할 수 있다. 하부 전극들(LE)에 대한 상세한 설명은 후술하도록 한다.The lower electrodes LE may be disposed on the contact plugs 110. The lower electrodes LE may be, for example, a pillar type extending in a vertical direction from the upper surface of the substrate 100. The lower electrodes LE are metal materials (eg, cobalt, titanium, nickel, tungsten, and molybdenum), metal nitride films (eg, titanium nitride films (TiN), titanium silicon films (TiSiN), titanium aluminum nitride films (TiAlN) ), Tantalum nitride (TaAlN) and tungsten nitride (WN)), precious metal films (e.g., platinum (Pt), ruthenium (Ru) and iridium (Ir)), conductive oxide films (PtO, RuO 2 , IrO 2 , SRO) (SrRuO 3 ), BSRO ((Ba, Sr) RuO 3 ), CRO (CaRuO 3 ), LSCo), and at least one of a metal silicide film. The detailed description of the lower electrodes LE will be made later.

제 1 지지막(SL1)이 하부 전극들(LE)의 측벽들 상에 배치될 수 있다. 제 1 지지막(SL1)은 하부 전극들(LE)의 측벽들을 감쌀 수 있다. 제 2 지지막(SL2)이 제 1 지지막(SL1) 상에서 하부 전극들(LE)의 측벽들 상에 배치될 수 있다. 제 2 지지막(SL2)은 하부 전극들(LE)의 측벽들의 일부분들을 감쌀 수 있다. 제 2 지지막(SL2)은 제 1 지지막(SL1)과 수직 방향으로 이격 배치될 수 있다. 제 2 지지막(SL2)의 상면은 하부 전극들(LE)의 상면들과 동일한 레벨에 위치할 수 있다. 제 1 지지막(SL1)은 제 2 지지막(SL2) 보다 기판(100)에 인접하게 배치될 수 있다. 제 1 지지막(SL1) 및 제 2 지지막(SL2)은 예를 들어, 실리콘 탄화 질화막(SiCN)일 수 있다. The first support layer SL1 may be disposed on sidewalls of the lower electrodes LE. The first support layer SL1 may wrap side walls of the lower electrodes LE. The second support layer SL2 may be disposed on sidewalls of the lower electrodes LE on the first support layer SL1. The second support layer SL2 may cover portions of sidewalls of the lower electrodes LE. The second support layer SL2 may be spaced apart from the first support layer SL1 in the vertical direction. The upper surface of the second support layer SL2 may be positioned at the same level as the upper surfaces of the lower electrodes LE. The first support layer SL1 may be disposed closer to the substrate 100 than the second support layer SL2. The first support layer SL1 and the second support layer SL2 may be, for example, silicon carbide nitride (SiCN).

도 1c를 같이 참조하면, 하부 전극들(LE) 각각은 제 1 부분(P1), 제 2 부분(P2), 제 3 부분(P3), 및 제 4 부분(P4)을 포함할 수 있다. 제 1 부분(P1)은 제 1 지지막(SL1) 아래에 위치할 수 있고, 제 2 부분(P2)은 제 1 지지막(SL1) 위에 위치할 수 있다. 제 3 부분(P3)은 제 2 부분(P2) 상에서 제 2 지지막(SL2)과 수평적으로 중첩하게 배치될 수 있고, 제 4 부분(P4)은 제 1 부분(P1)과 제 2 부분(P2) 사이에서 제 1 지지막(SL1)과 수평적으로 중첩하게 배치될 수 있다. 제 2 부분(P2)은 하부 부분(LP) 및 상부 부분(UP)을 포함할 수 있다. 하부 부분(LP)은 제 1 지지막(SL1)과 제 2 지지막(SL2) 사이에 배치될 수 있고, 상부 부분(UP)은 하부 부분(LP)과 제 2 지지막(SL2) 사이에 배치될 수 있다. 다시 말해, 하부 부분(LP)은 제 4 부분(P4)과 제 3 부분(P3) 사이에 배치될 수 있고, 상부 부분(UP)은 하부 부분(LP)과 제 3 부분(P3) 사이에 배치될 수 있다. Referring to FIG. 1C, each of the lower electrodes LE may include a first portion P1, a second portion P2, a third portion P3, and a fourth portion P4. The first portion P1 may be positioned under the first support layer SL1, and the second portion P2 may be positioned over the first support layer SL1. The third portion P3 may be disposed to horizontally overlap the second support layer SL2 on the second portion P2, and the fourth portion P4 may include the first portion P1 and the second portion ( P2) may be horizontally overlapped with the first support layer SL1. The second part P2 may include a lower part LP and an upper part UP. The lower portion LP may be disposed between the first supporting layer SL1 and the second supporting layer SL2, and the upper portion UP may be disposed between the lower portion LP and the second supporting layer SL2. Can be. In other words, the lower portion LP may be disposed between the fourth portion P4 and the third portion P3, and the upper portion UP may be disposed between the lower portion LP and the third portion P3. Can be.

일 예에 있어서, 상부 부분(UP)의 폭(W1)은 하부 부분(LP)의 폭(W2) 보다 클 수 있다. 상부 부분(UP)의 폭(W1)은 상부 부분(UP)의 최소폭일 수 있고, 하부 부분(LP)의 폭(W2)은 하부 부분(LP)의 최소폭일 수 있다. 하부 부분(LP)의 폭(W2)은 균일할 수 있다. 상부 부분(UP)의 폭(W1)은 불균일할 수 있다. 예를 들어, 상부 부분(UP)의 폭(W1)은 제 1 지지막(SL1)에서 제 2 지지막(SL2)으로 갈수록 증가하다가 감소할 수 있다. 하부 전극(LE)은 측벽(50)을 가질 수 있으며, 하부 부분(LP)의 측벽(50)은 기판(100)의 상면으로부터 수직일 수 있으며, 평평할 수 있다. 상부 부분(UP)의 측벽(50)은 하부 부분(LP)의 측벽(50)으로부터 볼록할 수 있다. 상부 부분(UP)의 측벽(50)은 경사질 수 있다. 상부 부분(UP)의 측벽(50)은 평평한 면 또는 곡면일 수 있다. 상부 부분(UP)의 측벽(50)이 평평한 면일 경우, 상부 부분(UP)의 측벽(50) 중심은 꼭짓점(PO)으로 이루어질 수 있다. 제 1 부분(P1)의 폭(W3), 제 3 부분(P3)의 폭(W4), 및 제 4 부분(P4)의 폭(W5)은 제 2 부분(P2)의 하부 부분(LP)의 폭(W2)과 실질적으로 동일할 수 있다. 제 1 부분(P1), 제 4 부분(P4), 및 제 3 부분(P3)의 폭들(W3, W4, W5)은 균일할 수 있다.In one example, the width W1 of the upper portion UP may be greater than the width W2 of the lower portion LP. The width W1 of the upper portion UP may be the minimum width of the upper portion UP, and the width W2 of the lower portion LP may be the minimum width of the lower portion LP. The width W2 of the lower portion LP may be uniform. The width W1 of the upper portion UP may be non-uniform. For example, the width W1 of the upper portion UP may increase and decrease as it goes from the first support layer SL1 to the second support layer SL2. The lower electrode LE may have a side wall 50, and the side wall 50 of the lower portion LP may be vertical from the upper surface of the substrate 100 and may be flat. The side wall 50 of the upper portion UP may be convex from the side wall 50 of the lower portion LP. The side wall 50 of the upper portion UP may be inclined. The side wall 50 of the upper portion UP may be a flat surface or a curved surface. When the side wall 50 of the upper portion UP is a flat surface, the center of the side wall 50 of the upper portion UP may be formed of a vertex PO. The width W3 of the first part P1, the width W4 of the third part P3, and the width W5 of the fourth part P4 are of the lower part LP of the second part P2. It may be substantially the same as the width W2. The widths W3, W4, and W5 of the first part P1, the fourth part P4, and the third part P3 may be uniform.

관통홀들(TH)이 인접하는 하부 전극들(LE) 사이에 배치될 수 있다. 관통홀들(TH) 각각은 제 1 방향(X)으로 인접하는 한 쌍의 하부 전극들(LE) 사이와 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 인접하는 한 쌍의 하부 전극들(LE) 사이의 교차하는 영역 내에 배치될 수 있다. 예를 들어, 관통홀(TH)은 제 2 지지막(SL2)에 의해 노출된 하부 전극들(LE)의 오목부들(RP)에서 하부 전극들(LE)의 제 3 부분들(P3)과 제 2 부분들(P2) 사이로 연장할 수 있다. 그리고, 관통홀(TH)은 하부 전극들(LE)의 제 2 부분들(P2) 사이에서 제 1 지지막(LS1)을 관통하여, 하부 전극들(LE)의 제 1 부분들(P1) 사이로 연장할 수 있다. 평면적 관점에서, 복수 개의 관통홀들(TH)은 제 1 방향(X)으로 지그재그로 배열될 수 있다.The through holes TH may be disposed between adjacent lower electrodes LE. Each of the through-holes TH is a pair of lower portions adjacent to a pair of lower electrodes LE adjacent in the first direction X and a second direction Y intersecting the first direction X. It may be disposed in an intersecting area between the electrodes LE. For example, the through-hole TH is formed of the third portions P3 of the lower electrodes LE in the recesses RP of the lower electrodes LE exposed by the second support layer SL2. It can extend between the two parts (P2). In addition, the through hole TH penetrates through the first support layer LS1 between the second portions P2 of the lower electrodes LE and between the first portions P1 of the lower electrodes LE. It can be extended. In plan view, the plurality of through holes TH may be arranged in a zigzag manner in the first direction X.

상부 전극(UE)이 하부 전극들(LE) 상에 배치될 수 있다. 상부 전극(UE)은 하부 전극들(LE)의 상면들, 제 1 및 제 2 지지막들(SL1, SL2)에 의해 노출된 하부 전극들(LE)의 측벽들(50), 제 1 및 제 2 지지막들(SL1, SL2)의 상하면들, 및 제 1 지지막(SL1)의 측면들 상에 배치될 수 있다. 상부 전극(UE)은 제 1 공간들(S1), 제 2 공간들(S2), 및 관통홀들(TH)을 채울 수 있다. 제 1 공간들(S1)은 하부 전극들(LE) 사이에서 제 1 지지막(SL1)과 제 2 지지막(SL2)으로 정의될 수 있다. 제 2 공간들(S2)은 하부 전극들(LE) 사이에서 층간 절연막(112)과 제 1 지지막(SL1)으로 정의할 수 있다. 상부 전극(UE)은 불순물이 도핑된 반도체 물질, 금속 물질, 금속 질화물 및 금속 실리사이드 물질 중 적어도 어느 하나로 형성될 수 있다. 상부 전극(UE)은 코발트, 티타늄, 니켈, 텅스텐, 및 몰리브덴과 같은 고융점 금속물질로 형성될 수 있다. 상부 전극(UE)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 및 텅스텐 질화물(WN)과 같은 금속 질화물로 형성될 수 있다. 또한, 상부 전극(UE)은 백금(Pt), 루테늄(Ru), 및 이리듐(Ir)으로 이루어진 그룹 중 선택된 어느 하나의 금속물질로 형성될 수 있다. The upper electrode UE may be disposed on the lower electrodes LE. The upper electrode UE includes upper surfaces of the lower electrodes LE, sidewalls 50 of the lower electrodes LE exposed by the first and second supporting layers SL1 and SL2, first and first 2 may be disposed on upper and lower surfaces of the support layers SL1 and SL2, and side surfaces of the first support layer SL1. The upper electrode UE may fill the first spaces S1, the second spaces S2, and the through holes TH. The first spaces S1 may be defined as a first support layer SL1 and a second support layer SL2 between the lower electrodes LE. The second spaces S2 may be defined as the interlayer insulating layer 112 and the first support layer SL1 between the lower electrodes LE. The upper electrode UE may be formed of at least one of an impurity-doped semiconductor material, a metal material, a metal nitride, and a metal silicide material. The upper electrode UE may be formed of a high melting point metal material such as cobalt, titanium, nickel, tungsten, and molybdenum. The upper electrode UE may be formed of a metal nitride such as titanium nitride (TiN), titanium aluminum nitride (TiAlN), and tungsten nitride (WN). In addition, the upper electrode UE may be formed of any one metal material selected from the group consisting of platinum (Pt), ruthenium (Ru), and iridium (Ir).

유전막(130)이 하부 전극들(LE)과 상부 전극(UE) 사이에 개재될 수 있다. 예를 들어, 유전막(130)은 하부 전극들(LE)의 상면들, 제 1 및 제 2 지지막들(SL1, SL2)에 의해 노출된 하부 전극들(LE)의 측벽들(50), 제 1 및 제 2 지지막들(SL1, SL2)의 상하면들, 및 제 1 지지막(SL1)의 측면들을 컨포말하게 덮을 수 있다. 유전막(130)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다.The dielectric layer 130 may be interposed between the lower electrodes LE and the upper electrode UE. For example, the dielectric layer 130 includes upper surfaces of the lower electrodes LE, sidewalls 50 of the lower electrodes LE exposed by the first and second supporting films SL1 and SL2, and The upper and lower surfaces of the first and second supporting films SL1 and SL2 and the side surfaces of the first supporting film SL1 may be conformally covered. The dielectric layer 130 includes, for example, metal oxides such as HfO2, ZrO2, Al 2 O 3 , La 2 O 3 , Ta 2 O 3 and TiO 2 and SrTiO 3 (STO), (Ba, Sr) TiO 3 (BST ), BaTiO 3 , PZT, PLZT may be formed by any one single film selected from a combination of a dielectric material having a perovskite structure or a combination of these films.

도 2a는 본 발명의 실시예에 따른 반도체 장치를 나타낸 평면도이다. 도 2b는 본 발명의 실시예에 따른 반도체 장치를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 2c는 도 2b의 하부 전극을 확대한 도면이다.2A is a plan view illustrating a semiconductor device according to an embodiment of the present invention. 2B illustrates a semiconductor device according to an exemplary embodiment of the present invention, and is a cross-sectional view taken along line I-I 'of FIG. 2A. FIG. 2C is an enlarged view of the lower electrode of FIG. 2B.

도 2a 내지 도 2c를 참조하면, 하부 전극(LE)은 제 1 방향(X)으로 이격 배치되며 서로 평행한 제 1 수직부(V1)와 제 2 수직부(V2), 및 제 2 방향(Y)으로 연장하며 제 1 수직부(V1)와 제 2 수직부(V2)을 연결하는 수평부(P)를 포함할 수 있다. 수평부(P)는 제 1 수직부(V1) 및 제 2 수직부(V2)의 하부들을 연결할 수 있다. 수평부(P)는 콘택 플러그들(110)과 접촉할 수 있다. 하부 전극(LE)은 수직 방향으로 신장된 U자 형태일 수 있다. 일 예에 있어서, 하부 전극(LE)의 폭들(W1, W2, W3, W4, W5)은 제 1 수직부(V1)의 외측벽(50a)과 제 2 수직부(V2)의 외측벽(50b) 간의 거리에 해당할 수 있다. 2A to 2C, the lower electrode LE is spaced apart in the first direction X and parallel to each other, the first vertical portion V1 and the second vertical portion V2, and the second direction Y ), And may include a horizontal portion P connecting the first vertical portion V1 and the second vertical portion V2. The horizontal portion P may connect lower portions of the first vertical portion V1 and the second vertical portion V2. The horizontal portion P may contact the contact plugs 110. The lower electrode LE may have a U shape extending in the vertical direction. In one example, the widths W1, W2, W3, W4, and W5 of the lower electrode LE are between the outer wall 50a of the first vertical portion V1 and the outer wall 50b of the second vertical portion V2. It may correspond to a distance.

유전막(130)은 하부 전극(LE)의 내측벽들과 하부 전극(LE)의 내부 공간(60) 내에 배치되는 하부면을 컨포말하게 덮을 수 있다. 상부 전극(UE)은 유전막(130) 상에 배치되며, 하부 전극(LE)의 내부 공간(60) 내를 채울 수 있다. The dielectric layer 130 may conformally cover the inner walls of the lower electrode LE and the lower surface disposed in the inner space 60 of the lower electrode LE. The upper electrode UE is disposed on the dielectric layer 130 and may fill the inner space 60 of the lower electrode LE.

도 3, 도 4, 도 6 내지 도 10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 1a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 5a는 버퍼막이 식각된 모습을 나타낸 확대도이다. 도 5b는 도 4의 A를 확대한 도면이다.3, 4, and 6 to 10 illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention, and are cross-sectional views taken along the line I-I 'of FIG. 1A. 5A is an enlarged view showing a state in which the buffer film is etched. 5B is an enlarged view of A of FIG. 4.

도 3을 참조하면, 층간 절연막(112)이 기판(100) 상에 형성될 수 있다. 기판(100)은 반도체 기판일 수 있으며, 예를 들어, 실리콘(Si) 기판, 저머늄(Ge) 기판, 또는 실리콘-저머늄(Si-Ge) 기판 등일 수 있다. 층간 절연막(112)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.Referring to FIG. 3, an interlayer insulating film 112 may be formed on the substrate 100. The substrate 100 may be a semiconductor substrate, for example, a silicon (Si) substrate, a germanium (Ge) substrate, or a silicon-germanium (Si-Ge) substrate. The interlayer insulating layer 112 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

콘택 플러그들(110)이 층간 절연막(112) 내에 형성될 수 있다. 콘택 플러그들(110)은 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속질화막(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 도면에 도시하지 않았지만, 서로 교차하는 복수 개의 워드 라인들 및 비트 라인들이 기판(100) 상에 및/또는 기판(100) 내에 형성될 수 있다. 층간 절연막(112)은 워드 라인들 및 비트 라인들을 덮도록 형성될 수 있다. 불순물 영역들(미도시)이 워드 라인들 각각의 양 옆의 기판(100) 내에 형성될 수 있고, 콘택 플러그들(110) 각각은 불순물 영역들 중 하나와 연결될 수 있다. Contact plugs 110 may be formed in the interlayer insulating layer 112. The contact plugs 110 may include a semiconductor material (eg, polycrystalline silicon), a metal-semiconductor compound (eg, tungsten silicide), a conductive metal nitride film (eg, titanium nitride, tantalum nitride, or tungsten nitride, etc.) Or it may include at least one of a metal (for example, titanium, tungsten, or tantalum). Although not illustrated in the drawings, a plurality of word lines and bit lines that cross each other may be formed on and / or within the substrate 100. The interlayer insulating layer 112 may be formed to cover word lines and bit lines. Impurity regions (not shown) may be formed in the substrate 100 on each side of each of the word lines, and each of the contact plugs 110 may be connected to one of the impurity regions.

몰드 구조체(MS)가 층간 절연막(112) 상에 형성될 수 있다. 몰드 구조체(MS)는 층간 절연막(112) 상에 차례로 형성된 제 1 몰드막(220), 제 1 지지막(SL1), 제 2 몰드막(226), 버퍼막(230), 및 제 2 지지막(SL2)을 포함할 수 있다. 제 1 몰드막(220)은 예를 들어, 실리콘 산화막일 수 있다. 제 1 지지막(SL1)은 제 1 몰드막(220)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제 1 지지막(SL1)은 예를 들어, 실리콘 탄화 질화막(SiCN)일 수 있다. 제 2 몰드막(226)은 제 1 지지막(SL1)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제 2 몰드막(226)은 실리콘 산화막일 수 있다. 버퍼막(230)은 제 2 몰드막(226) 상에 형성될 수 있다. The mold structure MS may be formed on the interlayer insulating film 112. The mold structure MS has a first mold film 220, a first support film SL1, a second mold film 226, a buffer film 230, and a second support film sequentially formed on the interlayer insulating film 112. (SL2). The first mold film 220 may be, for example, a silicon oxide film. The first support layer SL1 may include a material having an etch selectivity with respect to the first mold layer 220. The first support film SL1 may be, for example, a silicon carbide nitride film (SiCN). The second mold layer 226 may include a material having an etch selectivity with respect to the first support layer SL1. For example, the second mold layer 226 may be a silicon oxide layer. The buffer film 230 may be formed on the second mold film 226.

버퍼막(230)는 실리콘, 산소, 및 질소를 포함할 수 있다. 실리콘 함유량은 버퍼막(230) 내에서 균일할 수 있다. 산소 함유량은 제 2 몰드막(226)에서 제 2 지지막(SL2)으로 갈수록 점차적으로 감소할 수 있고, 질소 함유량은 제 2 몰드막(226)에서 제 2 지지막(SL2)으로 갈수록 점차적으로 증가할 수 있다. 예를 들어, 제 2 몰드막(226)의 상면에 인접하는 버퍼막(230)의 하부(10)에는 질소가 없을 수 있고, 제 2 지지막(SL2)의 하면에 인접하는 버퍼막(230)의 상부(20)에는 산소가 없을 수 있다. 버퍼막(230)의 하부(10)와 상부(20) 사이에 위치하는 중간부(30)에는 질소 및 산소가 포함될 수 있다. 버퍼막(230)의 중간부(30) 내에서 질소는, 버퍼막(230)의 하부(10)에서 상부(20)로 갈수록 많아질 수 있고, 버퍼막(230)의 중간부(30) 내에서 산소는, 버퍼막(230)의 하부(10)에서 상부(20)로 갈수록 적어질 수 있다. 버퍼막(230)의 하부(10)은 실리콘 산화물일 수 있고, 버퍼막(230)의 상부(20)은 실리콘 질화물일 수 있고, 버퍼막(230)의 중간부(30)은 실리콘 산화질화물일 수 있다. The buffer layer 230 may include silicon, oxygen, and nitrogen. The silicon content may be uniform in the buffer film 230. The oxygen content may gradually decrease from the second mold film 226 to the second support film SL2, and the nitrogen content may gradually increase from the second mold film 226 to the second support film SL2. can do. For example, the lower part 10 of the buffer film 230 adjacent to the upper surface of the second mold film 226 may not contain nitrogen, and the buffer film 230 adjacent to the lower surface of the second support film SL2 The upper portion 20 may be free of oxygen. The intermediate portion 30 positioned between the lower portion 10 and the upper portion 20 of the buffer layer 230 may include nitrogen and oxygen. Nitrogen in the middle portion 30 of the buffer film 230 may increase as it goes from the bottom 10 of the buffer film 230 to the top 20, and in the middle portion 30 of the buffer film 230 In the oxygen, the buffer film 230 from the lower 10 to the upper 20 may be less. The lower portion 10 of the buffer layer 230 may be silicon oxide, the upper portion 20 of the buffer layer 230 may be silicon nitride, and the middle portion 30 of the buffer layer 230 may be silicon oxide nitride. You can.

버퍼막(230)은 실리콘을 포함하는 제 1 가스, 산소를 포함하는 제 2 가스, 및 질소를 포함하는 제 3 가스를 사용하여 형성될 수 있다. 버퍼막(230)을 형성하는 것은 제 1 가스와 제 2 가스를 주입하는 것 및 제 2 가스의 주입량을 점차적으로 줄이고, 제 3 가스의 주입량을 점차적으로 늘리는 것을 포함할 수 있다. 제 2 가스의 주입량을 점차적으로 줄이는 것과 제 3 가스의 주입량을 점차적으로 늘리는 것은 동시간대에 행할 수 있다. 제 1 가스의 주입량은 버퍼막(230)의 증착공정이 시작할 때부터 끝날 때까지 동일할 수 있다. 제 1 가스는 예를 들어, SiH4일 수 있다. 제 2 가스는 예를 들어, NH3일 수 있다. 제 3 가스는 예를 들어, N2O일 수 있다. The buffer film 230 may be formed using a first gas containing silicon, a second gas containing oxygen, and a third gas containing nitrogen. Forming the buffer layer 230 may include injecting the first gas and the second gas, gradually reducing the injection amount of the second gas, and gradually increasing the injection amount of the third gas. Gradually reducing the injection amount of the second gas and gradually increasing the injection amount of the third gas can be performed at the same time. The injection amount of the first gas may be the same from the beginning of the deposition process of the buffer film 230 to the end. The first gas can be, for example, SiH 4 . The second gas can be, for example, NH 3 . The third gas can be, for example, N 2 O.

제 2 지지막(SL2)이 버퍼막(230) 상에 형성될 수 있다. 제 2 지지막(SL2)은 예를 들어, 실리콘 탄화 질화막(SiCN)을 포함할 수 있다. 제 1 마스크막(234) 및 제 2 마스크막(236)이 몰드 구조체(MS) 상에 차례로 형성될 수 있다. 제 1 마스크막(234)은 예를 들어, 실리콘 질화막일 수 있고, 제 2 마스크막(236)은 예를 들어, 폴리 실리콘일 수 있다. 제 2 마스크막(236)은 제 1 마스크막(234)의 일부분들을 노출하는 제 1 개구부들(235)을 가질 수 있다.The second support layer SL2 may be formed on the buffer layer 230. The second support film SL2 may include, for example, a silicon carbide nitride film (SiCN). The first mask layer 234 and the second mask layer 236 may be sequentially formed on the mold structure MS. The first mask layer 234 may be, for example, a silicon nitride layer, and the second mask layer 236 may be, for example, polysilicon. The second mask layer 236 may have first openings 235 exposing portions of the first mask layer 234.

도 4를 참조하면, 제 2 마스크막(236)을 식각 마스크로 사용하여, 제 1 마스크막(234) 및 몰드 구조체(MS)를 이방성 식각할 수 있다. 이에 따라, 몰드 구조체(MS) 내에 전극홀들(EH)을 형성할 수 있다. 예를 들어, 전극홀들(EH)은 제 1 마스크막(234), 버퍼막(230), 제 2 몰드막(226), 제 1 지지막(SL1), 및 제 1 몰드막(220)을 차례로 식각하여 형성될 수 있다. 이방성 식각 공정은 예를 들어, 건식 식각 공정을 수행할 수 있다. 건식 식각 공정은 식각 가스를 사용할 수 있으며, 식각 가스는 예를 들어, CF4, CF4/O2, 또는 C2F6/O2일 수 있다. 일 예로, 제 1 마스크막(234) 및 제 2 마스크막(236)은 식각 공정 동안에 식각되어 제거될 수 있다. 일 예로, 제 1 마스크막(234) 및 제 2 마스크막(236)은 식각 공정이 끝난 후에, 별도의 식각 공정을 통해 제거될 수 있다. Referring to FIG. 4, the first mask layer 234 and the mold structure MS may be anisotropically etched using the second mask layer 236 as an etch mask. Accordingly, electrode holes EH may be formed in the mold structure MS. For example, the electrode holes EH may include a first mask layer 234, a buffer layer 230, a second mold layer 226, a first support layer SL1, and a first mold layer 220. It may be formed by etching in turn. The anisotropic etching process may, for example, perform a dry etching process. The dry etching process may use an etching gas, and the etching gas may be, for example, CF 4 , CF 4 / O 2 , or C 2 F 6 / O 2 . For example, the first mask layer 234 and the second mask layer 236 may be removed by etching during the etching process. For example, the first mask layer 234 and the second mask layer 236 may be removed through a separate etching process after the etching process is over.

도 5a 및 도 5b를 같이 참조하면, 전술한 식각 가스로 전극홀들(EH)을 형성하는 식각 공정 동안에, 식각 부산물(237)이 전극홀들(EH)에 측벽들 상에 형성될 수 있다. 일 예에 있어서, 산소를 포함하는 막 상에 형성되는 식각 부산물(237)의 두께는 질소를 포함하는 막 상에 형성되는 식각 부산물(237)의 두께보다 얇을 수 있다. 예를 들어, 제 2 몰드막(226)의 측벽 상에 형성된 식각 부산물(237)의 두께는 제 2 지지막(SL2)의 측벽 상에 형성된 식각 부산물(237)의 두께보다 얇을 수 있다. 왜냐하면, 식각되어 제 2 몰드막(226)으로부터 탈락된 산소는 식각 가스의 탄소와 결합되어 일산화탄소(CO) 또는 이산화탄소(CO2)로 형성되어 증발되기 때문이다.5A and 5B, an etching by-product 237 may be formed on sidewalls of the electrode holes EH during the etching process of forming the electrode holes EH with the above-described etching gas. In one example, the thickness of the etching by-product 237 formed on the film containing oxygen may be thinner than the thickness of the etching by-product 237 formed on the film containing nitrogen. For example, the thickness of the etching by-product 237 formed on the sidewall of the second mold layer 226 may be thinner than the thickness of the etching by-product 237 formed on the sidewall of the second support layer SL2. This is because oxygen etched and removed from the second mold layer 226 is combined with carbon of the etching gas to form carbon monoxide (CO) or carbon dioxide (CO 2 ) and evaporate.

식각 부산물(237)은 전극홀들(EH)에 노출된 버퍼막(230)의 측벽들 상에 형성될 수 있다. 버퍼막(230)의 산소 함유량은 제 2 지지막(SL2)에서 제 2 몰드막(226)으로 갈수록 많아지기 때문에 버퍼막(230)의 측벽들 상에 형성되는 식각 부산물(237)의 두께는 제 2 지지막(SL2)에서 제 2 몰드막(226)으로 갈수록 얇아질 수 있다. 이에 따라, 식각 부산물(237)이 얇게 형성된 버퍼막(230)의 측벽 일부분은 과식각될 수 있다. 예를 들어, 버퍼막(230)의 측벽이 과식각되는 양은 지지막(SL2)에서 제 2 몰드막(226)으로 갈수록 증가하다가 버퍼막(230)의 임계지점(CP)부터 점차적으로 감소할 수 있다. 임계지점(CP)은 버퍼막(230)의 측벽 상에 가해지는 식각이온의 에너지가 감소하는 지점에 해당할 수 있다. 버퍼막(230)은 오목한 측벽을 갖도록 형성될 수 있다. 버퍼막(230)의 두께는 제 2 몰드막(226)에서 제 2 지지막(SL2)로 갈수록 점차적으로 감소하다가 다시 점차적으로 증가할 수 있다. 버퍼막(230)은 버퍼막(230)의 임계지점(CP)에서 최소 두께를 가질 수 있다. The etch by-product 237 may be formed on sidewalls of the buffer layer 230 exposed to the electrode holes EH. Since the oxygen content of the buffer film 230 increases from the second support film SL2 to the second mold film 226, the thickness of the etching by-products 237 formed on the sidewalls of the buffer film 230 may be reduced. 2 It may be thinner from the support film SL2 to the second mold film 226. Accordingly, a portion of the sidewall of the buffer layer 230 in which the etching by-product 237 is thinly formed may be over-etched. For example, the amount of sidewall overetching of the buffer layer 230 increases from the support layer SL2 to the second mold layer 226 and gradually decreases from the critical point CP of the buffer layer 230. have. The critical point CP may correspond to a point at which the energy of etch ions applied on the sidewalls of the buffer layer 230 decreases. The buffer film 230 may be formed to have concave side walls. The thickness of the buffer layer 230 may gradually decrease from the second mold layer 226 to the second support layer SL2 and then gradually increase again. The buffer layer 230 may have a minimum thickness at a critical point CP of the buffer layer 230.

이방성 식각 공정 후에, 식각 부산물들(237, 238)은 에싱(ashing) 및/또는 스트립(strip) 공정으로 제거될 수 있다. After the anisotropic etching process, etching byproducts 237 and 238 may be removed by an ashing and / or strip process.

도 6을 참조하면, 하부 전극들(LE)이 전극홀들(EH) 내에 형성될 수 있다. 하부 전극들(LE)은 전극홀들(EH)을 채우고 몰드 구조체(MS)의 상면을 덮는 도전막을 형성하고, 도전막에 평탄화 공정을 수행하여 형성될 수 있다. 전극홀들(EH)의 종횡비가 크기 때문에, 하부 전극들(LE)을 형성하기 위한 증착 공정은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용할 수 있다. 예를 들어, 하부 전극들(LE)은 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)을 사용하여 형성될 수 있다. 일 예로, 하부 전극들(LE)은 전극홀들(EH)을 완전히 채워 형성될 수 있다. 이 경우, 하부 전극들(LE)은 필라 형태로 형성될 수 있다. 다른 예로, 하부 전극들(LE)은 전극홀들(EH)의 측벽들 및 하면들을 컨포말하게 덮어 형성될 수 있다. 이 경우, 하부 전극들(LE)은 U자 형태로 형성될 수 있다. Referring to FIG. 6, lower electrodes LE may be formed in the electrode holes EH. The lower electrodes LE may be formed by filling the electrode holes EH and forming a conductive film covering the upper surface of the mold structure MS, and performing a planarization process on the conductive film. Since the aspect ratio of the electrode holes EH is large, a deposition process for forming the lower electrodes LE may use a film-forming technique having excellent a property of step coverage. For example, the lower electrodes LE may be formed using chemical vapor deposition (CVD) or atomic layer deposition (ALD). For example, the lower electrodes LE may be formed by completely filling the electrode holes EH. In this case, the lower electrodes LE may be formed in a pillar shape. As another example, the lower electrodes LE may be formed by conformally covering sidewalls and lower surfaces of the electrode holes EH. In this case, the lower electrodes LE may be formed in a U shape.

하부 전극들(LE)은 금속 물질들, 금속 질화막들 및 금속 실리사이드 중의 적어도 하나를 포함할 수 있다. 예를 들어, 하부 전극들(LE)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 다른 예로, 하부 전극들(LE)은 티타늄 질화막(TiN), 티타늄 실리콘막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 하부 전극들(LE)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 하부 전극들(LE)은 PtO, RuO2, 또는 IrO2와 같은 귀금속 전도성 산화막과 SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수 있다.The lower electrodes LE may include at least one of metal materials, metal nitride films, and metal silicides. For example, the lower electrodes LE may be formed of a high melting point metal material such as cobalt, titanium, nickel, tungsten, and molybdenum. As another example, the lower electrodes LE may be formed of a metal nitride film such as a titanium nitride film (TiN), a titanium silicon film (TiSiN), a titanium aluminum nitride film (TiAlN), a tantalum nitride film (TaAlN), and a tungsten nitride film (WN). . Further, the lower electrodes LE may be formed of at least one noble metal film selected from the group consisting of platinum (Pt), ruthenium (Ru), and iridium (Ir). In addition, the lower electrodes LE are conductive metal oxide films such as PtO, RuO 2 , or IrO2 and conductive oxide films such as SRO (SrRuO 3 ), BSRO ((Ba, Sr) RuO 3 ), CRO (CaRuO 3 ), and LSCo. It can be formed as.

본 발명의 실시예에 따르면, 버퍼막(230)의 질소 함유량을 제 2 몰드막(226)에서 제 2 지지막(SL2)으로 갈수록 점차적으로 증가시켜, 전극홀들(EH)을 형성하기 위한 이방성 식각 공정 시, 제 2 몰드막(226)에 인접하는 버퍼막(230)의 상부(20) 측벽이 과 식각되는 것을 방지할 수 있다. 따라서, 전극홀들(EH) 내에 형성되는 하부 전극들(LE) 간의 거리가 확보되어, 하부 전극들(LE) 사이에 전기적으로 간섭되는 것을 방지할 수 있다. According to an embodiment of the present invention, the nitrogen content of the buffer film 230 is gradually increased from the second mold film 226 to the second support film SL2, and anisotropy for forming electrode holes EH During the etching process, it is possible to prevent the sidewall of the upper 20 of the buffer layer 230 adjacent to the second mold layer 226 from being over-etched. Accordingly, a distance between the lower electrodes LE formed in the electrode holes EH is secured, thereby preventing electrical interference between the lower electrodes LE.

제 3 마스크막(242)이 하부 전극들(LE)이 형성된 몰드 구조체(MS) 상에 형성될 수 있다. 제 3 마스크막(242)은 제 2 지지막(SL2)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 제 3 마스크막(242)은 예를 들어, 비정질 탄소막(ACL, Amorphous Carbon Layer)일 수 있다. 포토레지스트막(244)이 제 3 마스크막(242) 상에 형성될 수 있다. 포토레지스트막(244)은 제 2 개구부들(246)을 가질 수 있다. 제 2 개구부들(246) 각각은 제 1 방향(X, 도 1 참조)으로 인접하는 한 쌍의 하부 전극들(LE)과 제 1 방향(X)에 교차하는 제 2 방향(Y, 도 1 참조)으로 인접하는 한 쌍의 하부 전극들(LE) 사이에 배치된 제 2 지지막(SL2)의 일부분과 수직으로 중첩할 수 있다. The third mask layer 242 may be formed on the mold structure MS on which the lower electrodes LE are formed. The third mask layer 242 may be formed of a material having an etch selectivity to the second support layer SL2. The third mask layer 242 may be, for example, an amorphous carbon layer (ACL). A photoresist film 244 may be formed on the third mask film 242. The photoresist film 244 may have second openings 246. Each of the second openings 246 has a pair of lower electrodes LE adjacent in a first direction (X, see FIG. 1) and a second direction (Y, see FIG. 1) intersecting the first direction X. ) May vertically overlap a portion of the second support layer SL2 disposed between the pair of lower electrodes LE adjacent to each other.

도 7을 참조하면, 포토레지스트막(244)을 식각 마스크로 사용하여, 제 3 마스크막(242), 제 2 지지막(SL2), 및 버퍼막(230)을 차례로 식각할 수 있다. 이에 따라, 제 3 마스크막(242), 제 2 지지막(SL2), 및 버퍼막(230)을 관통하는 관통홀들(TH)이 형성될 수 있다. 제 2 몰드막(226)의 상면 일부분들, 버퍼막(230)의 일 측벽들의 일부분들, 및 하부 전극들(LE)의 일 측벽들의 일부분들은, 관통홀들(TH)에 의해 노출될 수 있다. 식각 공정으로 인해, 하부 전극들(LE)의 상부 일부분들이 식각될 수 있다. 이에 따라, 오목부들(RP)이 하부 전극들(LE)의 상부 모서리들의 일부분들 상에 형성될 수 있다. 오목부들(RP)은 하부 전극들(LE)의 상면들로부터 리세스될 수 있다. 포토레지스트막(244)은 식각 공정 시 같이 식각되어 제거되어, 제 3 마스크막(242)의 상면이 노출될 수 있다. 식각 공정은 예를 들어, 건식 식각 공정이 수행될 수 있다. 건식 식각 공정은 예를 들어, CxFy 계열의 가스 또는 CHxFy 계열의 가스를 사용하여 수행될 수 있다. Referring to FIG. 7, the third mask layer 242, the second support layer SL2, and the buffer layer 230 may be sequentially etched using the photoresist layer 244 as an etching mask. Accordingly, through holes TH passing through the third mask layer 242, the second support layer SL2, and the buffer layer 230 may be formed. Portions of the upper surface of the second mold layer 226, portions of one sidewall of the buffer layer 230, and portions of one sidewall of the lower electrodes LE may be exposed by through holes TH. . Due to the etching process, upper portions of the lower electrodes LE may be etched. Accordingly, recesses RP may be formed on portions of the upper edges of the lower electrodes LE. The recessed portions RP may be recessed from the upper surfaces of the lower electrodes LE. The photoresist film 244 may be etched and removed as in the etching process, and the top surface of the third mask film 242 may be exposed. For the etching process, for example, a dry etching process may be performed. Dry etching processes are, for example, gases of the C x F y series or CH x F y It can be carried out using a series of gases.

도 8을 참조하면, 제 3 마스크막(242)을 제거할 수 있다. 이에 따라, 제 2 지지막(SL2)의 상면이 노출될 수 있다. 제 3 마스크막(242)은 예를 들어, 에싱(ashing) 및 스트립(strip) 공정을 이용하여 제거될 수 있다. 관통홀들(TH)에 의해 노출된 버퍼막(230) 및 제 2 몰드막(226)이 제거될 수 있다. 버퍼막(230) 및 제 2 몰드막(226)이 제거되어 제 1 공간들(S1)이 형성될 수 있다. 제 1 공간들(S1)은 하부 전극들(LE) 사이에서 제 1 지지막(SL1)과 제 2 지지막(SL2)으로 정의될 수 있다. 관통홀들(TH) 및 제 1 공간들(S1)을 통해 제 1 지지막(SL1)과 제 2 지지막(SL2) 사이에 배치된 하부 전극들(LE)의 측벽들, 제 1 지지막(SL1)의 상면, 및 제 2 지지막(SL2)의 하면이 노출될 수 있다. 버퍼막(230) 및 제 2 몰드막(226)은 제 2 지지막(SL2) 및 제 1 지지막(SL1)에 대해 식각 선택성을 갖는 식각 용액을 사용한 습식 식각 공정으로 제거될 수 있다. 예를 들어, 식각 용액은 불산(HF) 또는 LAL(Limulus amoebocyte lysate)을 사용하여 제거될 수 있다.  Referring to FIG. 8, the third mask layer 242 may be removed. Accordingly, the upper surface of the second support layer SL2 may be exposed. The third mask layer 242 may be removed using, for example, an ashing and stripping process. The buffer layer 230 and the second mold layer 226 exposed by the through holes TH may be removed. The first layers S1 may be formed by removing the buffer layer 230 and the second mold layer 226. The first spaces S1 may be defined as a first support layer SL1 and a second support layer SL2 between the lower electrodes LE. Side walls of the lower electrodes LE disposed between the first support layer SL1 and the second support layer SL2 through the through holes TH and the first spaces S1, the first support layer ( The upper surface of SL1) and the lower surface of the second support layer SL2 may be exposed. The buffer film 230 and the second mold film 226 may be removed by a wet etching process using an etching solution having etching selectivity for the second support film SL2 and the first support film SL1. For example, the etching solution can be removed using hydrofluoric acid (HF) or LIM (Limulus amoebocyte lysate).

도 9를 참조하면, 관통홀들(TH)에 노출된 제 1 지지막(SL1)의 일부분들을 식각할 수 있다. 이에 따라, 제 1 지지막(SL1)의 일부분들이 관통되어, 관통홀들(TH)을 통해 제 1 몰드막(220)의 상면 일부분들이 노출될 수 있다. 제 1 지지막(SL1)의 일부분들을 식각할 때 과 식각(over etch)되어 제 1 몰드막(220)의 상부 일부분들이 제거될 수 있다. Referring to FIG. 9, portions of the first support layer SL1 exposed through the through holes TH may be etched. Accordingly, portions of the first support layer SL1 are penetrated, and portions of the upper surface of the first mold layer 220 may be exposed through the through holes TH. When etching portions of the first supporting layer SL1, the upper portions of the first mold layer 220 may be removed by being over etched.

도 10을 참조하면, 제 1 지지막(SL1)에 의해 노출된 제 1 몰드막(220)을 제거할 수 있다. 제 1 몰드막(220)이 제거되어 제 2 공간들(S2)이 형성될 수 있다. 제 2 공간들(S2)은 하부 전극들(LE) 사이에서 층간 절연막(112)과 제 1 지지막(SL1)에 의해 정의될 수 있다. 관통홀들(TH) 및 제 2 공간들(S2)을 통해, 제 1 지지막(SL1)의 아래에 배치된 하부 전극들(LE)의 측벽들, 층간 절연막(112)의 상면, 및 제 1 지지막(SL1)의 하면이 노출될 수 있다. 제 1 몰드막(220)은 층간 절연막(112), 제 1 지지막(SL1), 및 제 2 지지막(SL2)에 대해 식각 선택성을 갖는 식각 용액을 사용한 습식 식각 공정으로 제거될 수 있다. 예를 들어, 제 1 몰드막(220)은 불산(HF) 또는 LAL(Limulus amoebocyte lysate)을 이용하여 제거될 수 있다.Referring to FIG. 10, the first mold layer 220 exposed by the first support layer SL1 may be removed. The first mold layer 220 may be removed to form second spaces S2. The second spaces S2 may be defined by the interlayer insulating layer 112 and the first support layer SL1 between the lower electrodes LE. Through-holes TH and second spaces S2, sidewalls of the lower electrodes LE disposed under the first support layer SL1, an upper surface of the interlayer insulating layer 112, and a first The lower surface of the support layer SL1 may be exposed. The first mold layer 220 may be removed by a wet etching process using an etching solution having an etch selectivity with respect to the interlayer insulating layer 112, the first support layer SL1, and the second support layer SL2. For example, the first mold film 220 may be removed using hydrofluoric acid (HF) or LAL (Limulus amoebocyte lysate).

다시 도 2를 참조하면, 유전막(130)이 기판(100) 상에 형성될 수 있다. 예를 들어, 유전막(130)은 층간 절연막(112)의 상면, 하부 전극들(LE)의 측벽들, 제 1 지지막(SL1)의 상면들, 하면들, 및 측면들, 및 제 2 지지막(SL2)의 상면들 및 하면들을 컨포말하게 덮을 수 있다. 유전막(130)은 관통홀들(TH)을 통해 유전물질이 제공되어 형성될 수 있다. 유전막(130)은 화학 기상 증착(CVD) 또는 원자 층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 유전막(130)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다.Referring back to FIG. 2, a dielectric film 130 may be formed on the substrate 100. For example, the dielectric layer 130 includes an upper surface of the interlayer insulating layer 112, sidewalls of the lower electrodes LE, upper surfaces, lower surfaces, and side surfaces of the first supporting layer SL1, and a second supporting layer. The upper and lower surfaces of the SL2 can be conformally covered. The dielectric film 130 may be formed by providing a dielectric material through through holes TH. The dielectric film 130 may be formed using a film-forming technique having excellent a property of step coverage, such as chemical vapor deposition (CVD) or atomic layer deposition (ALD). The dielectric film 130 includes, for example, metal oxides such as HfO2, ZrO2, Al 2 O 3 , La 2 O 3 , Ta 2 O 3 and TiO 2 , and SrTiO3 (STO), (Ba, Sr) TiO 3 (BST) , BaTiO 3 , PZT, PLZT, or a single membrane selected from a combination of dielectric materials having a perovskite structure, or a combination of these membranes.

상부 전극(UE)이 유전막(130) 상에 형성될 수 있다. 상부 전극(UE)은 관통홀들(TH), 제 1 공간들(S1), 및 제 2 공간들(S2) 내에 형성될 수 있고, 유전막(130)의 상면을 덮을 수 있다. 일 예로, 상부 전극(UE)은 유전막(130)의 상면 상에 컨포말하게 덮을 수 있다. 이에 따라, 상부 전극(UE)은 관통홀들(TH), 제 1 공간들(S1), 및 제 2 공간들(S2)을 완전히 채우지 않을 수 있다. 다른 예로, 상부 전극(UE)은 관통홀들(TH), 제 1 공간들(S1), 및 제 2 공간들(S2)을 완전히 채울 수 있다. 상부 전극(UE)은 불순물이 도핑된 반도체 물질, 금속 물질, 금속 질화물 및 금속 실리사이드 물질 중 적어도 어느 하나로 형성될 수 있다. 상부 전극(UE)은 코발트, 티타늄, 니켈, 텅스텐, 및 몰리브덴과 같은 고융점 금속물질로 형성될 수 있다. 상부 전극(UE)은 티타늄 질화막(TiN), 티타늄 알루미늄 질화막(TiAlN), 및 텅스텐 질화막(WN)과 같은 금속 질화물로 형성될 수 있다. 또한, 상부 전극(UE)은 백금(Pt), 루테늄(Ru), 및 이리듐(Ir)으로 이루어진 그룹 중 선택된 어느 하나의 금속물질로 형성될 수 있다. The upper electrode UE may be formed on the dielectric layer 130. The upper electrode UE may be formed in the through holes TH, the first spaces S1, and the second spaces S2, and cover the top surface of the dielectric layer 130. For example, the upper electrode UE may be conformally covered on the top surface of the dielectric layer 130. Accordingly, the upper electrode UE may not completely fill the through holes TH, the first spaces S1, and the second spaces S2. As another example, the upper electrode UE may completely fill the through holes TH, the first spaces S1, and the second spaces S2. The upper electrode UE may be formed of at least one of an impurity-doped semiconductor material, a metal material, a metal nitride, and a metal silicide material. The upper electrode UE may be formed of a high melting point metal material such as cobalt, titanium, nickel, tungsten, and molybdenum. The upper electrode UE may be formed of a metal nitride such as a titanium nitride film (TiN), a titanium aluminum nitride film (TiAlN), and a tungsten nitride film (WN). In addition, the upper electrode UE may be formed of any one metal material selected from the group consisting of platinum (Pt), ruthenium (Ru), and iridium (Ir).

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. The embodiments of the present invention have been described above with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains can implement the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

Claims (10)

기판 상에 몰드막, 버퍼막, 및 지지막을 포함하는 몰드 구조체를 형성하는 것;
상기 몰드 구조체를 이방성 식각하여, 상기 몰드 구조체 내에 관통홀들을 형성하는 것; 및
상기 관통홀들 내에 하부 전극들을 형성하는 것을 포함하되,
상기 버퍼막은 상기 몰드막에서 상기 지지막으로 갈수록 커지는 질소 함유량을 갖고, 상기 지지막에서 상기 몰드막으로 갈수록 커지는 산소 함유량을 갖는 반도체 장치의 제조 방법.
Forming a mold structure including a mold film, a buffer film, and a support film on the substrate;
Anisotropically etching the mold structure to form through holes in the mold structure; And
And forming lower electrodes in the through holes,
The buffer film has a nitrogen content that increases from the mold film to the support film, and a method for manufacturing a semiconductor device having an oxygen content that increases from the support film to the mold film.
제 1 항에 있어서,
상기 몰드 구조체를 형성하는 것은 상기 몰드막 상에 상기 버퍼막을 형성하는 것을 포함하되,
상기 버퍼막을 형성하는 것은 실리콘을 포함하는 제 1 가스, 산소를 포함하는 제 2 가스, 및 질소를 포함하는 제 3 가스를 사용하는 것을 포함하되,
상기 제 1 가스의 주입량은 상기 버퍼막이 형성될 때까지 동일하고,
상기 제 2 가스의 주입량은 점차적으로 감소하고
상기 제 3 가스의 주입량은 점차적으로 증가하는 반도체 장치의 제조 방법.
According to claim 1,
Forming the mold structure includes forming the buffer film on the mold film,
Forming the buffer film includes using a first gas containing silicon, a second gas containing oxygen, and a third gas containing nitrogen,
The injection amount of the first gas is the same until the buffer film is formed,
The injection amount of the second gas gradually decreases
A method of manufacturing a semiconductor device in which the injection amount of the third gas is gradually increased.
제 2 항에 있어서,
상기 제 1 가스는 SiH4 이고,
상기 제 2 가스는 NH3 이고,
상기 제 3 가스는 N2O인 반도체 장치의 제조 방법.
According to claim 2,
The first gas is SiH 4 ,
The second gas is NH 3 ,
The third gas is N 2 O A method of manufacturing a semiconductor device.
제 1 항에 있어서,
상기 버퍼막은:
상기 몰드막에 인접하는 하부;
상기 지지막에 인접하는 상부; 및
상기 하부와 상기 상부 사이에 위치하는 중간부를 포함하되,
상기 하부는 실리콘 산화물이고,
상기 상부는 실리콘 질화물이고,
상기 중간부는 실리콘 산화질화물인 반도체 장치의 제조 방법.
According to claim 1,
The buffer film is:
A lower portion adjacent to the mold film;
An upper portion adjacent to the supporting film; And
It includes an intermediate portion located between the lower portion and the upper portion,
The lower portion is silicon oxide,
The upper portion is silicon nitride,
The intermediate portion is a method of manufacturing a semiconductor device which is silicon oxynitride.
제 1 항에 있어서,
상기 몰드 구조체를 이방성 식각하는 동안에, 상기 관통홀들 내의 상기 버퍼막의 측벽을 덮는 식각 부산물이 형성되되,
상기 식각 부산물의 두께는 상기 지지막에서 상기 몰드막으로 갈수록 얇아지는 반도체 장치의 제조 방법.
According to claim 1,
During the anisotropic etching of the mold structure, an etching by-product covering the sidewall of the buffer film in the through holes is formed,
The method of manufacturing a semiconductor device in which the thickness of the etching by-product becomes thinner from the support film to the mold film.
제 5 항에 있어서,
상기 관통홀들을 형성한 후에, 상기 식각 부산물은 에싱 또는 스트링 공정으로 제거되는 반도체 장치의 제조 방법.
The method of claim 5,
After forming the through holes, the etching by-products are removed by an ashing or string process.
제 1 항에 있어서,
상기 관통홀들을 형성한 후에, 상기 버퍼막의 두께는 상기 몰드막에서 상기 지지막으로 갈수록 점차적으로 감소하다가 점차적으로 증가하는 반도체 장치의 제조 방법.
According to claim 1,
After forming the through holes, the thickness of the buffer film gradually decreases from the mold film to the support film, and then gradually increases.
제 1 항에 있어서,
상기 하부 전극들은 경사진 측벽들을 갖는 반도체 장치의 제조 방법.
According to claim 1,
The lower electrode has a method of manufacturing a semiconductor device having inclined sidewalls.
몰드막, 버퍼막, 및 지지막을 기판 상에 차례로 형성하는 것;
상기 지지막, 상기 버퍼막, 및 상기 몰드막을 차례로 이방성 식각하여, 관통홀을 형성하는 것; 및
상기 관통홀 내에 하부 전극을 형성하는 것을 포함하되,
상기 버퍼막을 형성하는 것은 산소를 포함하는 제 1 가스 및 질소를 포함하는 제 2 가스를 사용하는 것을 포함하되,
상기 버퍼막을 형성하는 동안 상기 제 1 가스의 주입량은 점차적으로 감소하고, 상기 제 2 가스의 주입량은 점차적으로 증가하는 반도체 장치의 제조 방법.
Forming a mold film, a buffer film, and a support film on a substrate in sequence;
Anisotropically etching the support layer, the buffer layer, and the mold layer in order to form a through hole; And
Forming a lower electrode in the through-hole,
Forming the buffer film includes using a first gas containing oxygen and a second gas containing nitrogen,
During the formation of the buffer film, the injection amount of the first gas gradually decreases, and the injection amount of the second gas gradually increases.
제 9 항에 있어서,
상기 제 1 가스는 NH3이고,
상기 제 2 가스는 N2O인 반도체 장치의 제조 방법.
The method of claim 9,
The first gas is NH 3 ,
The second gas is N 2 O A method of manufacturing a semiconductor device.
KR1020180118213A 2018-10-04 2018-10-04 A semiconductor device and method of fabricating the same KR20200039074A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180118213A KR20200039074A (en) 2018-10-04 2018-10-04 A semiconductor device and method of fabricating the same
US16/399,098 US11056355B2 (en) 2018-10-04 2019-04-30 Semiconductor device and method of fabricating the same
CN201910892512.6A CN111009491B (en) 2018-10-04 2019-09-20 Semiconductor device and method for manufacturing the same
US17/355,478 US11749536B2 (en) 2018-10-04 2021-06-23 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180118213A KR20200039074A (en) 2018-10-04 2018-10-04 A semiconductor device and method of fabricating the same

Publications (1)

Publication Number Publication Date
KR20200039074A true KR20200039074A (en) 2020-04-16

Family

ID=70052389

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180118213A KR20200039074A (en) 2018-10-04 2018-10-04 A semiconductor device and method of fabricating the same

Country Status (3)

Country Link
US (2) US11056355B2 (en)
KR (1) KR20200039074A (en)
CN (1) CN111009491B (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688611B2 (en) * 2020-07-20 2023-06-27 Nanya Technology Corporation Method for manufacturing a capacitor
US20220310606A1 (en) * 2021-03-29 2022-09-29 Changxin Memory Technologies, Inc. Method for preparing semiconductor structure and semiconductor structure
US11538900B1 (en) 2021-06-08 2022-12-27 Winbond Electronics Corp. Semiconductor device and method of fabricating the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5961791A (en) * 1997-02-26 1999-10-05 Motorola, Inc. Process for fabricating a semiconductor device
JP3530416B2 (en) * 1999-04-21 2004-05-24 Ｎｅｃエレクトロニクス株式会社 Method for manufacturing semiconductor memory device
JP2002110647A (en) 2000-09-29 2002-04-12 Hitachi Ltd Manufacturing method of semiconductor integrated circuit device
JP4778660B2 (en) * 2001-11-27 2011-09-21 ルネサスエレクトロニクス株式会社 Manufacturing method of semiconductor device
US6713342B2 (en) * 2001-12-31 2004-03-30 Texas Instruments Incorporated FeRAM sidewall diffusion barrier etch
US7679124B2 (en) * 2004-07-28 2010-03-16 Samsung Electronics Co., Ltd. Analog capacitor and method of manufacturing the same
KR100722988B1 (en) 2005-08-25 2007-05-30 주식회사 하이닉스반도체 Semiconductor device and method for manufacturing the same
KR100673015B1 (en) * 2005-11-14 2007-01-24 삼성전자주식회사 Semiconductor device having capacitor and method of forming the same
KR100972864B1 (en) * 2008-05-21 2010-07-28 주식회사 하이닉스반도체 Semiconductor memory device and method for forming capacitor thereof
JP2011249583A (en) 2010-05-27 2011-12-08 Elpida Memory Inc Semiconductor device and manufacturing method of the same
KR20130049393A (en) 2011-11-04 2013-05-14 에스케이하이닉스 주식회사 Method for fabricating semiconductor device
JP2013197281A (en) 2012-03-19 2013-09-30 Elpida Memory Inc Semiconductor device and manufacturing method of the same
KR101873331B1 (en) * 2012-03-02 2018-07-02 삼성전자주식회사 A semiconductor memory device and a method of forming the same
KR102015578B1 (en) * 2012-09-11 2019-08-28 삼성전자주식회사 Nonvolatile memory device and manufactureing the same
JP2014123677A (en) * 2012-12-21 2014-07-03 Ps4 Luxco S A R L Semiconductor device and manufacturing method of the same
KR102057067B1 (en) * 2013-01-29 2019-12-18 삼성전자주식회사 Metal interconnect structure of a semiconductor device and method for forming the same
US9165785B2 (en) 2013-03-29 2015-10-20 Tokyo Electron Limited Reducing bowing bias in etching an oxide layer
KR102170144B1 (en) 2013-08-23 2020-10-27 삼성전자주식회사 Method of forming semiconductor device using bowing control layer and related device
KR102077150B1 (en) * 2013-09-16 2020-02-13 삼성전자주식회사 Method for manufacturing semiconductor devices
KR102279720B1 (en) 2015-06-24 2021-07-22 삼성전자주식회사 Semiconductor device and method for manufacturing the same
CN107810555B (en) 2015-07-08 2022-03-15 应用材料公司 Silicon oxynitride gradient concept
KR102421733B1 (en) * 2015-09-08 2022-07-15 삼성전자주식회사 Method of forming semiconductor device including edge chip and related device
KR102499035B1 (en) * 2016-07-25 2023-02-13 삼성전자주식회사 Manufacturing method of semiconductor device
KR102575405B1 (en) * 2016-12-06 2023-09-06 삼성전자주식회사 Magnetoresistive random access device and method of manufacturing the same
CN207353251U (en) * 2017-10-27 2018-05-11 睿力集成电路有限公司 High aspect ratio structure, capacitor arrangement and semiconductor storage unit

Also Published As

Publication number Publication date
CN111009491A (en) 2020-04-14
US11749536B2 (en) 2023-09-05
US20200111684A1 (en) 2020-04-09
US11056355B2 (en) 2021-07-06
US20210320015A1 (en) 2021-10-14
CN111009491B (en) 2024-05-10

Similar Documents

Publication Publication Date Title
KR101934093B1 (en) Semiconductor device and method for manufacturing the same
KR101626954B1 (en) Method for manufacturing capacitor of semiconductor device and capacitor of semiconductor device manufactured thereby
JP7128154B2 (en) semiconductor equipment
US9159729B2 (en) Capacitor of semiconductor device and method of fabricating the same
KR102652413B1 (en) Semiconductor memory device
KR101935395B1 (en) Method for semiconductor device including capacitors
US11749536B2 (en) Semiconductor device and method of fabricating the same
US11875992B2 (en) Semiconductor devices including a support pattern on a lower electrode structure
US20170170185A1 (en) Method of fabricating a semiconductor device
US11901291B2 (en) Semiconductor devices including lower electrodes including inner protective layer and outer protective layer
KR20040051070A (en) Method for fabricating a semiconductor device having metal storage node

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal