JP2014123677A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 キャパシタの容量増加を可能にする半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に第１の不純物を含む第１の絶縁膜を形成する工程と、第１の絶縁膜にホールを貫通させる工程とを含む。第１の絶縁膜を形成する工程は、第１の不純物の濃度を第１の値から第２の値に向かって斬減する様に変化させながら成膜する第１ステップと第１の不純物の濃度を第３の値から第４の値に向かって斬増する様に変化させながら成膜する第２ステップを含む合成ステップを含む。
【選択図】図１５

Description

本発明は、半導体装置及びその製造方法に関に関する。

半導体装置の一つとしてＤＲＡＭ（Dynamic Random Access Memory）がある。関連するＤＲＡＭは、微細化の要請に応えるために、特許文献１に開示されている様にシリンダー型下部電極を採用している。

シリンダー型下部電極の形成は、絶縁膜にシリンダーホールを形成し、シリンダーホールの側壁面と底面を覆うように下部電極材で被覆した後、シリンダーホールの周りの絶縁膜を除去することにより行われる。この方法によれば、シリンダー形状を呈する下部電極の側壁の内側だけでなく、外側も容量絶縁膜で覆うことが可能な構造が得られ、キャパシタの容量増加を図ることができる。

また、積層型キャパシタの容量を増大を図る方法として、ＮＳＧ（Non-doped Silicate Glass）膜とＰＳＧ（Phospho-Silicate Glass）膜あるいはＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜とを交互に積層し、積層膜にコンタクト孔を形成した後、エッチングレートの違いを利用してコンタクト孔の側壁部に凹凸を形成し、この凹凸面に積層型キャパシタを形成する方法がある（例えば、特許文献２参照）。

特開２０１０−１４７０７８号公報 特開平９−２１３９０３号公報

半導体装置の微細化の要請は未だ強く、特許文献１に示されるようなシリンダー型下部電極を採用してもなお良好なデバイス特性を得るのに十分な容量を確保することが困難となってきた。

また、特許文献２に記載された方法は、高アスペクト比のシリンダー型あるいはクラウン型の下部電極を含むキャパシタの製造では、下部電極材量膜と容量絶縁膜の被覆性に問題があるため適用困難である（後述で詳細に説明）。

本発明の一形態に係る半導体装置の製造方法は、半導体基板上に第１の不純物を含む第１の絶縁膜を形成する工程と、前記第１の絶縁膜にホールを貫通させる工程と、を含み、前記第１の絶縁膜を形成する工程は、前記第１の不純物の濃度を第１の値から第２の値に向かって斬減する様に変化させながら成膜する第１ステップと前記第１の不純物の濃度を第３の値から第４の値に向かって斬増する様に変化させながら成膜する第２ステップを含む合成ステップを含むことを特徴とする。

また、本発明の他の一形態に係る半導体装置は、キャパシタの下部電極の少なくとも一部が鉛直方向の断面形状で見て曲線で示される蛇腹形状を呈する側壁を有し、前記曲線の接線と水平線のなす角は８０°未満の部位を有することを特徴とする。

本発明は、第１の絶縁膜を形成する際に、第１の絶縁膜に含まれるべき不純物の濃度を変化させるようにしたことで、第１の絶縁膜に膜厚方向に沿って変化するエッチングレートを持たせることができる。これにより、第１絶縁膜に形成するホールの側壁面の断面形状を蛇腹形状（波形）にし、表面積を拡大することができる。そして、このホールを利用して下部電極を形成すれば、キャパシタの容量の増大を実現できる。

本発明の第１の実施の形態に係る半導体装置の一部の平面構成を示す図である。 図１のＡ−Ａ’線断面図である。 図１及び図２に示す半導体装置の製造工程を説明するための断面図である。 図３に続く製造工程を説明するための断面図である。 図４に続く製造工程を説明するための断面図である。 図５に続く製造工程を説明するための断面図である。 図６に続く製造工程を説明するための断面図である。 図７に続く製造工程を説明するための断面図である。 図８に続く製造工程を説明するための断面図である。 図９に続く製造工程を説明するための断面図である。 図１０に続く製造工程を説明するための断面図である。 発明者らが検討した検討例におけるシリンダーホールの拡幅処理後の様子を示す断面図である。 図１２のシリンダーホールに下部電極を形成した状態を示す断面図である。 図１３の下部電極上に容量絶縁膜を形成した状態を示す断面図である。 本発明の第１の実施の形態に係る半導体装置のＢＰＳＧ膜の深さ方向の不純物濃度分布を表すグラフである。 本発明の第１の実施の形態に係る半導体装置のＢＰＳＧ膜の深さ方向の拡幅量を表すグラフである。 本発明の第１の実施の形態に係る半導体装置のシリンダーホールの周辺を示す断面図である。 拡幅処理を行った後のシリンダーホールの周辺を示す断面図である。 シリンダーホールに形成された凹凸の形状を説明するための図である。 本発明の第２の実施の形態に係る半導体装置のＢＰＳＧ膜の深さ方向の不純物濃度分布を表すグラフである。 テーパー形状の側壁を有するシリンダーホールの周辺を示す断面図である。 テーパー形状の側壁を持つシリンダーホールの拡幅処理により生じ得る問題点と、それを解決した拡幅処理後のシリンダーホールの断面形状を示す断面図である。 （ａ）、（ｂ）、（ｃ）は、本発明の第３の実施の形態に係る半導体装置のシリンダーホールの周辺を示す断面図である。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。

図１は、本発明の第１の実施の形態に係る半導体装置の一部の平面構成を示す図である。図２は、図１のＡ−Ａ’線断面図である。ここでは半導体装置としてＤＲＡＭ半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を想定している。なお、各部のサイズや比率は実際のものとは異なる。

ＤＲＡＭは、半導体基板上にメモリセル領域と周辺回路領域とを有している。図１はメモリセル領域の一部の概略平面構成を示している。

図示のように、メモリセル領域には、Ｘに対して傾きを有して延在するオーバル形状の活性領域ＡＲがＸ方向及びＹ方向に複数配列形成されている。Ｙ方向に延在するワード線Ｗ（ダミーワード線を含む）が、Ｘ方向に等間隔に配置されている。２本のワード線Ｗが各活性領域ＡＲを３分割するように配置されている。また、概ねＸ方向に延在するビット線Ｂが、各活性領域ＡＲの中央部と重なるように蛇行して配置されている。各活性領域ＡＲには、一対のメモリセルが配置される。

図２を参照すると、活性領域ＡＲには、一対のトランジスタＴｒ１，Ｔｒ２が、そのソース／ドレインの一方を共有するように形成されている。そして、トランジスタＴｒ１，Ｔｒ２の上方には、ソース／ドレインの他方にそれぞれ接続される一対のキャパシタＣ１，Ｃ２が形成されている。

詳述すると、図示の半導体装置は、半導体基板１０１を有している。半導体基板１０１として、Ｐ型シリコン基板を用いることができる。

半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、周辺回路領域とメモリセル領域とを電気的に分離するとともに、メモリセル領域において複数の活性領域ＡＲを各々他の活性領域ＡＲから電気的に分離する。

活性領域ＡＲを３分割するように、ゲート絶縁膜１０５を介してゲート電極１０７が形成されている。ゲート電極１０７は、その一部が半導体基板１０１に埋め込まれている。ゲート電極１０７は、ワード線Ｗを兼ねる。素子分離領域１０３上には、ゲート電極１０７の形成と同時に形成されるダミーゲート電極１０７ａが存在する。ゲート電極１０７及びダミーゲート電極１０７ａの上には、キャップ絶縁膜１０９が形成されている。

ゲート電極１０７の両側の活性領域ＡＲの表面近傍には、トランジスタＴｒ１，Ｔｒ２のソース／ドレインとして機能する不純物拡散層１１１が形成されている。ゲート電極１０７及びキャップ絶縁膜１０９の側面を覆うように形成されたサイドウォール１１３の間には、不純物拡散層１１１に接続される、基板コンタクトプラグ１１５が形成されている。

キャップ絶縁膜１０９、サイドウォール１１３、基板コンタクトプラブ１１５を覆うように第１層間絶縁膜１１７が形成されている。３つの基板コンタクトプラグ１１５のうち中央に位置する基板コンタクトプラグ１１５に接続されるビット線コンタクトプラグ１１９が、第１層間絶縁膜１１７を貫通して形成されている。ビット線コンタクトプラグ１１９に接続されるビット配線１２１が、第１層間絶縁膜１１７上に形成されている。

ビット線１２１を覆うように、第１層間絶縁膜１１７上に第２層間絶縁膜１２３が形成されている。第２層間絶縁膜１２３及び第１層間絶縁膜１１７を貫通して両側の基板コンタクトプラグ１１５にそれぞれ接続される容量コンタクトプラグ１２５が形成されている。

第２層間絶縁膜１２３の上には、容量コンタクトプラグ１２５にそれぞれ接続される容量コンタクトパッド１２７が形成されている。また、容量コンタクトパッド１２７を覆うように、第２層間絶縁膜１２３上に第３層間絶縁膜（ストッパー窒化膜）１２９が形成されている。

サポート膜１３５によって相互に連結され、第３層間絶縁膜１２９を貫いて容量コンタクトパッド１２７に接続される下部電極１３９が形成されている。下部電極１３９は概略クラウン形状で、その側壁部は蛇腹形状を呈する。換言すると下部電極１３９の側壁部の断面形状は波形となっている。サポート膜１３５及び下部電極１３９は、後述するように第３層間絶縁膜１２９上に形成される第４層間絶縁膜（１３１）を利用して形成される。第４層間絶縁膜は下部電極１３９形成後に除去される。

下部電極１３９の側壁部の内外表面等には、図示しない容量絶縁膜が形成されている。その表面に容量絶縁膜が形成された下部電極１３９及びサポート膜１３５を埋め込むように、上部電極１４３が形成されている。

上部電極１４３上には、第５層間絶縁膜１４５が形成されている。第５層間絶縁膜１４５上には、上層配線１４７が形成されている。上層配線１４７は、複数存在し、そのうちの一つは、第５層間絶縁膜１４５を貫通して形成された図示しない引き出し用コンタクトプラグを介して、上部電極１４３に接続される。

上層配線１４７を覆うように、第５層間絶縁膜１４５の上には保護膜１４９が形成されている。

以上のように、ＤＲＡＭのメモリセル領域は構成されている。

次に、図１、図２の半導体装置の製造方法について、図３乃至図１１を参照して説明する。図３乃至図１１は、図１のＡ−Ａ’線に対応する位置での断面を示す模式図である。

まず、図３に示すように、Ｐ型のシリコンからなる半導体基板１０１の主面に活性領域ＡＲを区画するため、ＳＴＩ法により素子分離領域１０３を形成する。即ち、半導体基板１０１の表面に形成した素子分離溝１０３ａに酸化シリコン（ＳｉＯ_２）等からなる絶縁膜を埋設し、素子分離領域１０３とする。

次に、ＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電極用溝１０４を形成する。ゲート電極用溝１０４の形成は、パターン形成されたフォトレジスト膜をマスクとして、半導体基板１０１をエッチングすることにより行うことができる。

次に、図４に示すように、ゲート電極用溝１０４の表面にゲート絶縁膜１０５を形成し、続いてゲート電極１０７を形成する。ゲート絶縁膜１０５及びゲート電極１０７の形成は以下のように行われる。

まず、半導体基板１０１の表面を熱酸化法により酸化させる。これにより、ゲート電極用溝１０４の内表面を含む活性領域ＡＲの表面に熱酸化膜が形成される。熱酸化膜の厚みは、４ｎｍ程度とすることができる。また、熱酸化膜に代えてあるいは熱酸化膜上に、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を形成するようにしてもよい。

次に、モノシラン（ＳｉＨ_４）及びフォスフィン（ＰＨ_３）を原料とするＣＶＤ法を用いて、Ｎ型不純物であるリン（Ｐ）を含有する多結晶シリコン膜を熱酸化膜及び素子分離領域１０３上に堆積させる。多結晶シリコン膜の膜厚は、ゲート電極用溝１０４の内部が完全に埋め込まれる厚さとする。リンドープ多結晶シリコン膜を形成する代わりに、ノンドープの多結晶シリコン膜を形成して、後にイオン注入工程により多結晶シリコン膜に不純物を導入するようにしてもよい。

次に、多結晶シリコン膜上に、スパッタリング法により金属膜を形成する。金属膜として、例えば、タングステン、窒化タングステン、タングステンシリサイド等の高融点金属の単層膜あるいは積層膜を用いることができる。金属膜の膜厚は、５０ｎｍ程度とすることができる。多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極１０７となる。

次に、モノシランとアンモニア（ＮＨ_３）を原料ガスとするプラズマＣＶＤ法により、金属膜の上に窒化シリコンからなるキャップ絶縁膜１０９ａを形成する。キャップ絶縁膜１０９ａの膜厚は、７０ｎｍ程度とすることができる。

次に、キャップ絶縁膜１０９ａ上にゲート電極形成用パターンを持つフォトレジストマスクを形成する。そして、このフォトレジストマスクを用いる異方性ドライエッチングにより、キャップ絶縁膜１０９ａにゲート電極形成用パターンを転写し、パターン転写されたキャップ絶縁膜１０９とする。

フォトレジストマスクを除去した後、パターン転写されたキャップ絶縁膜１０９をハードマスクとして金属膜及び多結晶シリコン膜をエッチングする。これにより、図４に示すように活性領域ＡＲにゲート電極１０７が形成され、素子分離領域１０３上にダミーゲート電極１０７ａが形成される。

次に、図５に示すように、Ｎ型不純物であるリンのイオン注入を行い、ゲート電極１０７で覆われていない活性領域ＡＲに不純物拡散層１１１を形成する。

また、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積させる。堆積させた窒化シリコン膜をエッチバックし、ゲート電極１０７及びダミーゲート電極１０７ａの側壁にサイドウォール１１３を形成する。

次に、キャップ絶縁膜１０９及びサイドウォール１１３を覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜（図示せず）を形成する。これにより、対向するサイドウォール１１３に挟まれた空間は、層間絶縁膜により埋設される。層間絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨し、キャップ絶縁膜１０９の上面が露出した時点で停止させる。

次に、図６に示すように、基板コンタクトプラグ１１５を形成する。具体的には、まず、フォトリソグラフィー法を用いて、サイドウォール１１３間を埋める層間絶縁膜の所定の位置に開口を形成し、不純物拡散層１１１の一部を露出させる。キャップ絶縁膜１０９及びサイドウォール１１３の存在により、層間絶縁膜の開口はセルフアラインによりゲート電極１０７，１０７ａの間に形成される。次に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積させ、その表面をＣＭＰ法にて研磨する。これにより、キャップ絶縁膜１０９等の上の多結晶シリコン膜を除去し、開口内に多結晶シリコン膜からなる基板コンタクトプラグ１１５を形成することができる。

次に、ＣＶＤ法により、キャップ絶縁膜１０９、サイドウォール絶縁膜１１３及び基板コンタクトプラグ１１５の上面を覆うように、酸化シリコンからなる第１層間絶縁膜１１７を例えば６００ｎｍ程度の厚みで形成する。それから、ＣＭＰ法により、第１層間絶縁膜１１７の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。

次に、図７に示すように、第１層間絶縁膜１１７を貫通し、中央の基板コンタクトプラグ１１５に接続されるビット線コンタクトプラグ１１９を形成する。具体的には、第１層間絶縁膜１１７を貫通し、中央の基板コンタクトプラグ１１５を露出させるコンタクトホールを形成する。そして、このコンタクトホールを内面を覆うようにＴｉＮ／Ｔｉ等のバリア膜を形成し、さらにコンタクトホールを充填するタングステン（Ｗ）膜を形成する。それから、タングステン膜及びバリア膜をＣＭＰ法にて研磨し、コンタクトホール内にビット線コンタクトプラグ１１９を形成する。

次に、第１層間絶縁膜１１７の上にビット線コンタクトプラグ１１９に接続されるビット配線１２１を形成する。そして、ビット配線１２１を覆うように、酸化シリコン等からなる第２層間絶縁膜１２３を形成する。

次に、図８に示すように、第２層間絶縁膜１２３及び第１層間絶縁膜１１７を貫通し、両側の２つの基板コンタクトプラグ１１５をそれぞれ露出させるコンタクトホールを形成する。このコンタクトホールの内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜及びタングステン（Ｗ）膜を積層する。タングステン膜及びバリア膜をＣＭＰ法にて研磨し、コンタクトホール内に容量コンタクトプラグ１２５を形成する。

次に、第２層間絶縁膜１２３の上に、容量コンタクトプラグ１２５にそれぞれ接続される容量コンタクトパッド１２７を形成する。容量コンタクトパッド１２７は、タングステンを含む積層膜を用いて形成することができる。また、容量コンタクトパッド１２７は、後に形成されるキャパシタの下部電極（１３９）の底部のサイズよりも大きいサイズで形成する。この後、容量コンタクトパッド１２７を覆うように、第２層間絶縁膜１２３の上に窒化シリコンからなる第３層間絶縁膜１２９（ストッパー膜又は第２支持膜）を、例えば６０ｎｍの厚さで堆積させる。

次に図９に示したように、第４層間絶縁膜（ＢＰＳＧ膜、第１の絶縁膜）１３１及びキャップＮＳＧ膜１３３を、例えば合計２μｍの厚さで第３層間絶縁膜１２９上に堆積させる。

第４層間絶縁膜（ＢＰＳＧ膜）１３１の形成後、必ずしも必要ではないが、Ｎ_２雰囲気下でアニール処理を行うとよい。アニール処理によりＢＰＳＧ膜の膜質が均一化され、後の拡幅処理の際のエッチングレートを抑制される。これにより、拡幅処理時の制御性を高めることができる。アニール処理は、トランジスタＴｒ１，Ｔｒ２に悪影響を与えない温度、例えば６００℃以下とする。

また、キャップＮＳＧ膜１３３は、必ずしも必要ではなく、省略してもよい。キャップＮＳＧ膜１３３を形成することにより、後の拡幅処理後に第４層間絶縁膜１３１とサポート膜１３５との間に生じるであろう段差を無くし、あるいは、縮小することができる。

次に、キャップＮＳＧ層１３３上に窒化シリコンからなるサポート膜１３５ａ（第２の絶縁膜又は第１支持膜）を、例えば１００ｎｍの膜厚で堆積させる。それから、サポート膜１３５ａ、キャップＮＳＧ層１３３及び第４層間絶縁膜１３１を貫通し、容量コンタクトパッド１２７を露出させるシリンダーホール１３７を後述する方法により形成する。続いて、シリンダーホール１３７の拡幅処理を行う。

なお、第４層間絶縁膜１３１の形成とシリンダーホール１３７の拡幅処理については後に詳細に説明する。

次に、シリンダーホール１３７を完全に充填しない膜厚で、全面に下部電極材料膜１３９ａを形成する。下部電極材料膜１３９ａとして、窒化チタンやその他の金属膜を用いることができる。

次に、図１０に示すように、シリンダーホール１３７内に形成された下部電極材料膜１３９ａを保護するため、シリンダーホール１３７内に残る空間を酸化シリコン等からなる保護膜１４１で埋設する。保護膜１４１は、第４層間絶縁膜１３１に比べて大きなエッチングレートを持つ材料で形成することが望ましい。後に第４層間絶縁膜１３１とともに保護膜１４１を除去する際に、保護膜１４１が残留しないようにするためである。例えば、ＳＯＧ（Spin On Glass）膜などが保護膜１４１として利用できる。

続いて、サポート膜１３５ａ上の下部電極材料膜１３９ａを露出させ、保護膜１４１の不要部分とともにドライエッチング又はＣＭＰ法によって除去する。これにより、シリンダーホール１３７内の各々にそれぞれ独立した下部電極１３９が形成される。続いて、異方性ドライエッチングにより、サポート膜１３５ａのパターニングを行い、所定のパターンを有するサポート膜１３５とする。サポート膜１３５は、各下部電極１３９の外周面の少なくとも一部に連結されている。

次に、図１１に示すように、フッ酸（ＨＦ）を用いた湿式エッチングにより、メモリセル領域の第４層間絶縁膜１３１、キャップＮＳＧ膜１３３及び保護膜１４１を全て除去し、下部電極１３９の内側底面、側壁内外面を露出させる。窒化シリコンで形成されている第３層間絶縁膜１２９は、この湿式エッチングの際のストッパー膜として機能し、下層に位置するトランジスタＴｒ１，Ｔｒ２等がエッチングされるのを防止する。また、サポート膜１３５は、下部電極１３９を相互に連結し、下部電極１３９の倒壊等を防止する。

次に、下部電極１３９の内側底面及び側壁内外面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）や、それらの積層体等の高誘電体膜を使用することができる。

次に図２に示すように、キャパシタ素子の上部電極１４３を窒化チタン等で形成する。下部電極１３９と上部電極１４３によって容量絶縁膜を挟むことにより、キャパシタ素子Ｃ１，Ｃ２が形成される。

この後、上部電極１４３上に、酸化シリコン等で第５層間絶縁膜１４５を形成する。また、第５層間絶縁膜１４５を貫通し上部電極１４３に接続される引き出し用コンタクトプラグ（図示せず）を形成する。それから、第５層間絶縁膜１４５上に、引き出し用コンタクトプラグに接続される配線を含む上層配線１４７を形成する。上層配線１４７は、アルミニウム（Ａｌ）や銅（Ｃｕ）等を用いて形成することができる。

最後に、酸窒化シリコン（ＳｉＯＮ）等からなる保護膜１４９を、上層配線１４７を覆うように第５層間絶縁膜１４５上に形成する。

以上のようにして、ＤＲＡＭのメモリセル部が完成する。

次に、第４層間絶縁膜１３１の形成及びシリンダーホール１３７の形成についての詳細な説明に先立って、発明者が検討した検討例について説明する。

検討例では、第４層間絶縁膜１３１として、特許文献２に記載されているように、ＢＰＳＧ膜とＮＳＧ膜を交互に積層した積層膜を用いた。そして、積層膜にシリンダーホールを形成した後、フッ酸を用いてシリンダーホール内を洗浄（ウェットエッチ）し、シリンダーホールの側壁に凹凸を形成した。その様子を図１２に示す。

図１２は、シリンダーホール１３７の周辺を示している。図１２のシリンダーホール１３７は、図２に比べて高アスペクト比に描かれている。

図示のように、第３層間絶縁膜１２９の上にＮＳＧ膜１５１とＢＰＳＧ膜１５３とが交互に積層されている。積層膜の最上層の上には、キャップＮＳＧ膜１３３が形成されている。また、キャップＮＳＧ膜１３３の上にサポート膜１３５ａが形成されている。フッ酸に対するエッチングレートの相違により、シリンダーホール１３７の側壁内面には凹凸が形成され、ＮＳＧ膜１５１とＢＰＳＧ膜１５３の境界には大きな段差が形成されている。

図１２に示すようなシリンダーホール１３７の側壁内面に下部電極材料膜１３９ｂを形成する。すると、図１３に矢印で示すように、露出したＮＳＧ膜１５１の下面側において、下部電極材料膜１３９ｂが形成され難く、その膜厚は薄くなる。この傾向は、特にシリンダーホール１３７の底部側ほど強くなる。

この後、ＮＳＧ膜１５１及びＢＰＳＧ膜１５３を除去し、下部電極１３９ｃの側壁の外周面を露出させる。それから、下部電極１３９ｃの露出した表面全体に容量絶縁膜１５５を形成する。この場合も、下部電極材料膜１３９ｂを形成したときと同様に、矢印で示す段差部分の下面側で、容量絶縁膜１５５が形成され難く、その膜厚は薄くなる。サポート膜１３５の下面には十分な厚みの下部電極材料膜１３９ｂが形成されることから、原料ガスの回り込み不足も原因の一つと考えられる。

発明者の実験によれば、シリンダーホール１３７又は下部電極１３９ｃの凹凸の接線と水平線との成す角が２０°未満の場合に下部電極材料膜１３９ｂや容量絶縁膜１５５のカバレッジが悪化する。

下部電極材料膜１３９ｂの膜厚不足は、機械的強度の低下を招き、ＮＳＧ膜１５１及びＢＰＳＧ膜１５３を除去したとき、下部電極１３９ｃの倒壊を招く。また、容量絶縁膜１５５の膜厚不足はキャパシタの電荷保持特性に大きく影響する。

そこで発明者は、積層構造を採用することなく容量を増加させる方法について検討し、本発明に至った。

次に、本発明の第１の実施の形態に半導体装置の製造方法における第４層間絶縁膜１３１の形成及びシリンダーホール１３７の形成についての詳細に説明する。

本実施の形態では、第４層間絶縁膜１３１として、ＢＰＳＧ膜を用いる。このＢＰＳＧ膜は、その不純物濃度が膜厚方向（半導体基板１０１の厚み方向）に沿って変化するように形成される。これは、ＢＰＳＧ膜の成膜時に不純物であるＢ又はＰあるいはその両方の原料ガスの流量を時間の経過に伴い変化させることで実現できる。不純物原料ガスの流量は、成膜後の不純物濃度に比例するからである。

具体的には、第１の不純物、例えばＰ（リン）、のガス流量を第１の値から第２の値（＜第１の値）に向かって斬減する様に変化させながらＢＰＳＧ膜を形成する第１ステップと第１の不純物のガス流量を第３の値（＝直前の第２の値）から第４の値（≦第１の値，＞第３の値）に向かって斬増する様に変化させながらＢＰＳＧ膜を形成する第２ステップを１回以上繰り返す。これにより、ＢＰＳＧ膜中の不純物濃度を深さ方向（基板の厚み方向）に周期的に変化させることができる。

第１のステップは、不純物原料ガスの流量をリニアに（一定の割合で）減少させるステップを含んでよく、第２のステップは、不純物原料ガスの流量をリニアに増加させるステップを含んでよい。主として、不純物原料ガスの流量をリニアに変化させる場合であっても、減少から増加への切り替え及び増加から減少への切り替えは、瞬時に行う必要はなく、緩やかに行ってよい。

また、第１のステップでは、第１の不純物に加えて、第２の不純物、例えばＢ（ホウ素）、のガス流量を第５の値から第６の値（＜第５の値）に向かって斬減する様に変化させてもよい。また、第２のステップでは、第２の不純物のガス流量を第７の値（＝直前の第６の値）から第８の値（≦第５の値，＞第７の値）に向かって斬増する様に変化させてもよい。

後に行われる拡幅処理による拡幅量は、Ｂの濃度よりもＰの濃度に対する依存度の方が大きい。以下では、Ｂの濃度を一定とし、Ｐの濃度を変化させる例について説明するが、Ｐの濃度を一定として、Ｂの濃度を変化させてもよいし、ＰとＢの両方の濃度を変化させてもよい。

図１５は、第１の不純物であるＰの原料ガスであるＴＥＰＯ（テトラエトキシホスフェート）の流量を周期的に変化させた場合のＢＰＳＧ膜に含まれるＰ濃度分布の一例である。縦軸はＰ濃度を、横軸は深さＤを表す。ここで、深さＤは、図１７に矢印で示すように、第４層間絶縁膜（ＢＰＳＧ膜）１３１の上面からの距離を表す。

ＢＰＳＧ膜中のＰの濃度は、成膜時のＴＥＰＯのガス流量に比例するので、得られたＢＰＳＧ膜は、深さ方向（鉛直方向）に周期的な濃度分布を持っている。この例では、ＴＥＰＯの流量を上限値（＝第１の値＝第４の値）から下限値（＝第２の値＝第３の値）まで減少させる第１ステップと、下限値から上限値まで増加させる第２ステップとを複数回繰り返してＢＰＳＧ膜を成膜している。両ステップ間の切り替え前後の期間（一点鎖線Ａ及びＢで示す）を除く期間（破線Ｃで示す）では、ＴＥＰＯの流量を一定の割合でリニアに変化させることで、Ｐ濃度も深さ方向に沿ってリニアに変化している。

ＢＰＳＧ膜の成膜には、一例としてＡＭＡＴ社製のＯ３/ＴＥＯＳ−ＣＶＤ装置Ｐｒｏｄｕｃｅｒ−Ｓ、又はＰｒｏｄｕｃｅｒ−ＳＥを用いて行うことができる。また、成膜条件として下表の表１に示される条件を採用することができる。

即ち、酸化膜のソースガスとしてＴＥＯＳ（テトラエチルオルソシリケート）、不純物ＢのソースガスとしてＴＥＢ（テトラエトキシボレート）、不純物ＰのソースガスとしてＴＥＰＯ（テトラエトキシホスフェート）を使用することができる。ＴＥＯＳ及びＴＥＢの流量を一定とし、ＴＥＰＯの流量を変化させる。第１ステップ→第２ステップ→第１ステップ→第２ステップと合成ステップを繰り返し実施する。合成ステップ１回当たり約１００ｎｍのＢＰＳＧ膜が成膜できる。

また、不純物ＢのソースガスとしてＴＭＢ（トリメチルボレート）、ＴＰＢ（テトラフェニルブタジエン）、Ｂ_２Ｈ_６などの中から選択し、不純物ＰのソースガスとしてＴＭＰＯ（トリメチルホスフェイト）、ＴＭＰｉ（トリメチルホスファイト）、ＴＰＰ（ポリフェニルホフフィン）、ＰＨ_３などの中から選択してもよい。

また、不純物Ｐの濃度変化に同調させて、不純物Ｂの濃度も変動させてもよい。
更に、Ｐ、Ｂ以外にＡｓ、Ｇｅなどの不純物を導入してもよい。

以上のようにして形成したＢＰＳＧ膜上に、キャップＮＳＧ膜１３３及びサポート膜１３５ａを形成し、シリンダーホール１３７を形成する。それから、フッ酸を用いるウェットエッチによりシリンダーホール１３７の拡幅処理を行う。

フッ酸などを用いるウェットエッチに対するＢＰＳＧ膜のエッチレートは不純物であるＰの濃度に比例する（Ｂ濃度一定の場合）。したがって、ＢＰＳＧ膜にシリンダーホール１３７を形成した後、フッ酸を用いた拡幅処理を行うと、その拡幅量は、図１６に示すように、深さ方向に沿って周期的に変化する形状となる。このとき、シリンダーホール１３７の断面形状は、図１７に示す状態から図１８に示す様態へと変化する。なお、ウェットエッチは等方的に進行するため、その形状はＰ濃度分布に対応する形状よりも丸みを帯びた形状となる。即ち、その断面形状は滑らかな曲線で表される。下部電極１３９の断面形状は、このシリンダーホール１３７の断面形状により定まる滑らかな曲線で表される蛇腹形状となる。

シリンダーホール１３７の側壁に形成される凹凸の度合い（拡幅量又は出っ張り量）は、不純物ガスの流量、各ステップの継続時間、拡幅ウェットエッチ時間などにより調整可能である。シリンダーホール１３７内へ突き出す凸部が、適度に突出し、突出しすぎないことが重要である。具体的には、図１９に示すように、垂直方向断面における側壁表面の接線と水平線との成す角が２０度以上であって、８０度未満のポイントを含むことが好ましく、４５度未満のポイントを含むことがより好ましい。図１９では、水平線Ｈ１又はＨ２に対して最も傾きの小さい接線Ｔ１が、水平線Ｈ１と２０度以上かつ４５度未満の角度で交差している。また、シリンダーホール側壁の凸部の頂上から少し離れた点での接線Ｔ２が水平線Ｈ２と８０度未満の角度で交差している。

以上のように、本実施の形態によれば、シリンダーホールの壁面の断面形状が段差のない滑らかな曲線で表される波形なので、その表面に厚みが略一定の下部電極を形成することができる。また、下部電極の表面に形成される容量絶縁膜についても同様である。したがって、下部電極に必要な機械的強度を確保でき、折れや曲がりにより不良の発生も防止できるとともに、その表面積を増やし、キャパシタの容量を増大させることができる。

次に、本発明の第２の実施の形態について説明する。

第１の実施の形態では、不純物Ｐの濃度を上限値と下限値の２つの値の間で変化させた。これに対して、本実施の形態では、ステップ毎に第１乃至第４の値を目標値（収束値）に向かって少しずつ変化させる。これにより、Ｐの濃度分布の変化の割合を、図２０に示すように、ＢＰＳＧ膜の表面側ほど小さくすることができる。

一般にシリンダーホール１３７の形状は、高アスペクト比になるほど、図２１に示すように、開口側の径が大きいテーパー形状になる傾向がある。第１の実施の形態のＢＰＳＧ膜にテーパー形状のシリンダーホール１３７が形成された場合、拡幅処理を行ったならば、図２２の右側部分に破線Ａで示すように、シリンダーホール１３７が隣接する別のシリンダーホールに連通する恐れがある。

そこで、本実施の形態では、ＢＰＳＧ膜の表面側ほどＰの濃度変化を小さくするとともに、濃度自体も低下させる。これにより、図２２の左側部分に示すように、シリンダーホール１３７の拡幅量をシリンダーホール１３７の開口側ほど小さくし、隣接するシリンダーホールとの連通を防止する。

本実施の形態においても、第１の実施の形態と同様の効果が得られる。

次に、本発明の第３の実施の形態について説明する。

第１及び第２の実施の形態では、ＢＰＳＧ膜１３１の不純物濃度を膜厚方向全体にわたり変化させたが、本実施の形態では、その一部について不純物濃度を一定の保つ。これにより、キャパシタの容量を調節することができる。

例えば、図２３（ａ）に示すようにＢＰＳＧ膜１３１とキャップＮＳＧ膜１３３との間に、不純物濃度が一定のＢＰＳＧ膜２３１を設けることができる。また、図２３（ｂ）に示すようにＢＰＳＧ膜１３１とストッパー窒化膜１２９との間に、不純物濃度が一定のＢＰＳＧ膜２３１を設けることができる。さらに、図２３（ｃ）に示すように、ＢＰＳＧ膜１３１とキャップＮＳＧ膜１３３との間、及びＢＰＳＧ膜１３１とストッパー窒化膜１２９との間に、それぞれ、不純物濃度が一定のＢＰＳＧ膜２３１を設けてもよい。

ＢＰＳＧ膜２３１の不純物濃度は、このＢＰＳＧ膜２３１がＢＰＳＧ膜１３１の上に位置する場合には、ＢＰＳＧ膜１３１の境界部分の不純物濃度に一致させるかそれより若干高くする。また、ＢＰＳＧ膜２３１がＢＰＳＧ膜１３１の下に位置する場合のＢＰＳＧ膜２３１の不純物濃度は、ＢＰＳＧ膜１３１の境界部分の不純物濃度に一致させるかそれより若干低くする。これは、境界部分に段差が生じないように、あるいは段差が生じても後の下部電極材料膜１３９ａの形成に影響しないようにするためである。

境界部分の不純物濃度を一致させることで、ＢＰＳＧ膜１３１とＢＰＳＧ膜２３１の境界部分で段差ができず継ぎ目のない滑らかな表面となる。これにより、その表面に形成される下部電極１３９は、蛇腹形状の第１側壁と、断面が直線で表される円筒形の第２側壁とが段差無く接続された形状となる。

本実施の形態においても、第１の実施の形態と同様の効果が得られる。

以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、本発明の範囲内で種々の変形・変更が可能である。

１０１ 半導体基板
１０３ 素子分離領域
１０３ａ 素子分離溝
１０４ ゲート電極用溝
１０５ ゲート絶縁膜
１０７ ゲート電極
１０７ａ ダミーゲート電極
１０９，１０９ａ キャップ絶縁膜
１１１ 不純物拡散層
１１３ サイドウォール
１１５ 基板コンタクトプラグ
１１７ 第１層間絶縁膜
１１９ ビット線コンタクトプラグ
１２１ ビット配線
１２３ 第２層間絶縁膜
１２５ 容量コンタクトプラグ
１２７ 容量コンタクトパッド
１２９ 第３層間絶縁膜（ストッパー窒化膜）
１３１ 第４層間絶縁膜
１３３ キャップＮＳＧ膜
１３５，１３５ａ サポート膜
１３７ シリンダーホール
１３９，１３９ｃ 下部電極
１３９ａ，１３９ｂ 下部電極材料膜
１４１ 保護膜
１４３ 上部電極
１４５ 第５層間絶縁膜
１４７ 上層配線
１４９ 保護膜
１５１ ＮＳＧ膜
１５３ ＢＰＳＧ膜
１５５ 容量絶縁膜
２３１ ＢＰＳＧ膜

Claims (20)

1. 半導体基板上に第１の不純物を含む第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜にホールを貫通させる工程と、を含み、
   前記第１の絶縁膜を形成する工程は、前記第１の不純物の濃度を第１の値から第２の値に向かって斬減する様に変化させながら成膜する第１ステップと前記第１の不純物の濃度を第３の値から第４の値に向かって斬増する様に変化させながら成膜する第２ステップを含む合成ステップを含むことを特徴とする半導体装置の製造方法。
2. 前記合成ステップは、少なくとも１回以上繰り返されることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１から第４の値は、ステップ毎に変更されることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第１から第４の値は、ステップ毎にある値に収束する様に変更されることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第１の絶縁膜を形成する工程は、前記合成ステップの前又は後、もしくは前後に前記第１の不純物濃度を一定に保つステップを含むことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
6. 前記第１ステップは、第２の不純物の濃度を第５の値から第６の値に向かって斬減する様に変化させ、前記第２のステップは、前記第２の不純物を第７の値から第８の値に向かって斬増する様に変化させる工程でもあることを特徴とする請求項１から請求項５のいずれか一つに記載の半導体装置の製造方法。
7. 前記第１の絶縁膜にホールを貫通させる工程の後、前記第１の絶縁膜を第１のエッチング工程によりホール側壁に周期性のある凹凸を形成することを特徴とする請求項１から請求項６のいずれか一つに記載の半導体装置の製造方法。
8. 前記凹凸が形成された前記ホール側壁の表面上の接線と水平線とのなす角が２０度以上となるように前記第１のエッチング工程のエッチング時間を設定することを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記凹凸が形成された前記ホール側壁の表面上の接線と水平線とのなす角が８０度未満となるように前記第１のエッチング工程のエッチング時間を設定することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第１の絶縁膜を形成する工程の後、前記第１の絶縁膜に前記ホールを貫通させる工程の前に、第２の絶縁膜を形成する工程を含み、
    前記第１の絶縁膜に前記ホールを貫通させる工程の後に、
    前記ホール側壁に第１の導電膜を形成する工程と、
    前記第１の絶縁膜の一部が露出するように、前記第２の絶縁膜をパターニングする工程と、
    前記第２の絶縁膜を残しながら、前記第１の絶縁膜を除去する第２のエッチング工程と、
    を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
11. 前記第２のエッチング工程の後、
    前記第１の導電膜を覆う様に容量絶縁膜を形成する工程と、
    前記容量絶縁膜上に第２の導電膜を形成する工程と、
    を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 複数のメモリセルを備える半導体装置であって、
    前記複数のメモリセルに含まれる各々のキャパシタの下部電極の少なくとも一部が鉛直方向の断面形状で見て曲線で示される蛇腹形状を呈する第１の側壁を有し、
    前記曲線の接線と水平線のなす角は８０°未満の部位を有することを特徴とする半導体装置。
13. 前記蛇腹形状は、少なくとも１組以上の凹凸で構成されていることを特徴とする請求項１２に記載の半導体装置。
14. 前記凹凸の突き出し量は、下部電極上部側より下部電極下部側のほうが大きいことを特徴とする請求項１３に記載の半導体装置。
15. 前記曲線の接線と水平線のなす角は２０°以上であることを特徴とする請求項１２から請求項１４のいずれか一つに記載の半導体装置。
16. 前記第１の側壁は、鉛直方向の断面形状で見て直線で示される円筒形状を呈する第２の側壁に接続されることを特徴とする請求項１１に記載の半導体装置。
17. 前記第１の側壁と、前記第２の側壁は、段差無く接続されていることを特徴とする請求項１６に記載の半導体装置。
18. 前記第１の側壁は、その上部及び下部で、前記第２の側壁にそれぞれ接続されていることを特徴とする請求項１６から請求項１７に記載の半導体装置。
19. 前記各々のキャパシタの下部電極は、上端部側面が第１支持膜に、下端部側面が第２支持膜に、それぞれ接続されていることを特徴とする請求項１２から請求項１８に記載の半導体装置。
20. 前記各々のキャパシタの下部電極は、その側面を容量絶縁膜と上部電極で順に覆われ、ソース側拡散層に接続されることを特徴とする請求項１２から請求項１９に記載の半導体装置。

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