TWI713093B - 具有鈍化層之半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置的製造方法包括使用第一沉積製程，沉積介電層於導電墊上方。上述方法更包括使用高密度電漿化學氣相沉積，沉積第一鈍化層直接位於上述介電層之上方。上述第一沉積製程與高密度電漿化學氣相沉積不同。所述介電層之厚度足以避免在沉積第一鈍化層所產生的電荷到達所述導電墊。

Description

具有鈍化層之半導體裝置及其製造方法
本揭露是有關於一種具有鈍化層之半導體裝置及其製造方法，且特別是有關於一種在導電墊上設置介電層，以避免沉積鈍化層的帶電粒子之電荷遷移至導電墊之半導體裝置及其製造方法。
導電墊位於內連結構的頂部，以提供分開的晶粒、封裝或中介層的電性連接，以形成三維積體電路(3DIC)。為了減少導電墊氧化的風險，鈍化層被沉積於導電墊上方。
隨著技術節點的減少，導電墊之間的間距也縮減。因此，具有較高度似型性的鈍化層，即均一厚度的鈍化層，被用來保護導電墊。在一些例子中，使用高密度電漿化學氣相沉積製程來形成鈍化層。高密度電漿化學氣相沉積製程產生帶電粒子，且這些帶電粒子在沉積鈍化層於導電墊上的過程中，被引導朝向導電墊。
本揭露一個態樣是有關於一種半導體裝置的製造方法。上述方法包括使用第一沉積製程，沉積介電層於導電墊上方。上述方法更包括使用高密度電漿化學氣相沉積，沉積第一鈍化層直接位於上述介電層之上方。上述第一沉積製程與高密度電漿化學氣相沉積不同。所述介電層之厚度足以避免在沉積第一鈍化層所產生的電荷到達所述導電墊。
本揭露的另個態樣是有關於一種半導體裝置的製造方法。上述方法包含使用第一沉積製程，沉積介電層於導電墊上方。上述方法更包括使用高密度電漿化學氣相沉積，沉積第一鈍化層直接位於介電層之上方。上述第一沉積製程與高密度電漿化學氣相沉積不同。上述第一鈍化層之材料為與上述介電層相同之材料。上述方法更包括沉積第二鈍化層於所述第一鈍化層上方。所述第二鈍化層之材料與第一鈍化層之材料不同。
本揭露之又一個態樣是有關於一種半導體裝置。所述半導體裝置包括位於內連結構上方的導電墊，其中導電墊電性連接至主動裝置。半導體裝置更包括位於導電墊上方的介電層，其中介電層包含氧化矽。半導體裝置更包括直接位於介電層上方的第一鈍化層，其中第一鈍化層包含氧化矽。半導體裝置更包括直接位於該第一鈍化層上方的第二鈍化層，其中第二鈍化層包含氮化矽。
100、300、300’、300”:半導體裝置
102:內連結構
104:導電墊
106:介電層
108:第一鈍化層
110:第二鈍化層
112、114:界面
120:上表面
200:方法
202、204、206、208、210、212:操作
T1、T2:總厚度
藉由以下詳細說明並配合圖式閱讀，可更容易理解本揭露。在此強調的是，按照產業界的標準做法，各種特徵並未按比例繪製，僅為說明之用。事實上，為了清楚的討論，各種特徵的尺寸可任意放大或縮小。
[圖1]為根據一些實施例繪示之半導體裝置的剖面圖；[圖2]為根據一些實施例繪示之半導體裝置的製造方法之流程圖；以及[圖3A]至[圖3C]為根據一些實施例繪示之製造半導體裝置的中間製程階段之剖面圖。
下面的揭露提供了許多不同的實施例或例示，用於實現本揭露的不同特徵。部件和安排的具體實例描述如下，以簡化本揭露之揭露。當然，這些是僅僅是例示並且不意在進行限制。例如，在接著的說明中敘述在第二特徵上方或上形成第一特徵可以包括在第一和第二特徵形成直接接觸的實施例，並且還可以包括一附加特徵可以形成第一特徵的形成第一和第二特徵之間的實施例，從而使得第一和第二特徵可以不直接接觸。此外，本公開可以在各種例示重複元件符號和/或字母。這種重複是為了簡化和清楚的目的，並不在本身決定所討論的各種實施例和/或配置之間的關係。
此外，空間相對術語，如“之下”、“下方”、“低於”、“上方”、“高於”等，在本文中可以用於簡單說明如圖中所示元件或特徵對另一元件(多個)或特徵(多個 特徵)的關係。除了在圖式中描述的位向，空間相對術語意欲包含元件使用或步驟時的不同位向。元件可以其他方式定位(旋轉90度或者在其它方位)，並且本文中所使用的相對的空間描述，同樣可以相應地進行解釋。
在形成鈍化層的過程中，高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDPCVD)產生帶電粒子。在一些例子中，在上述沉積製程中，帶電粒子會累積在鈍化層中。這些帶電粒子傾向於累積在導電墊和鈍化層之間的界面。然後，帶電粒子之電荷可從導電墊移動到內連結構，並損壞電性連接至導電墊的半導體裝置的主動元件。例如：在一些例子中，電荷破壞電晶體的閘極介電層。在一些例子中，這種電荷從導電墊轉移至主動裝置的現象稱為天線效應(antenna effect)。
為了降低天線效應的風險，具有極少帶電粒子的介電層，若有的話，被直接形成於導電墊的上方。上述介電層提供高密度電漿化學氣相沉積中累積的帶電粒子和導電墊之間的阻障。介電層是藉由具有低於高密度電漿化學氣相沉積之似型性(conformity)的方法來形成。所稱之較低的似型性係指相較於藉由高密度電漿化學氣相沉積所沉積的層，介電層的厚度沿該層具有較大的厚度變化。例如：在一些例子中，在導電墊之側壁上的介電層之厚度，明顯薄於在導電墊之上表面上方的介電層之厚度。相反地，藉由高密度電漿化學氣相沉積所沉積的層，在導電墊的上表面和側壁上將具有實質相同的厚度。
圖1為根據一些實施例所繪示的半導體裝置100的剖面圖。半導體裝置100包括內連結構102。複數個導電墊104位於內連結構102上方。至少一個導電墊104電性連接至內連結構102中的導電元件。介電層106延伸過內連結構102的上表面和導電墊104。第一鈍化層108位於介電層106上方。介電層106和第一鈍化層108之間定義有界面112。第二鈍化層110位於第一鈍化層108上方，且第二鈍化層110和第一鈍化層108之間定義有界面114。在一些實施例中，第一鈍化層108可省略，並使第二鈍化層110直接位於介電層106的上方。
介電層106具有低於第一鈍化層108的似型性。在一些實施例中，介電層106具有低於第二鈍化層110的似型性。介電層106是藉由不同於用來沉積第一鈍化層108及/或第二鈍化層110的沉積製程來沉積。若用來沉積介電層106的沉積製程會產生帶電粒子，此沉積製程僅產生極少量的帶電粒子，而可降低天線效應破壞與內連結構102電性連接之半導體裝置100的主動裝置之風險。
內連結構102包括複數個導電線和導電介層窗(conductive via)。介電材料環繞上述複數個導電線和複數個導電介層窗，以在經由內連結構102傳輸訊號時，降低串音干擾(cross-talk)和減少電阻電容延遲效應。在一些實施例中，上述複數個導電線和複數個導電介層窗包括鋁、銅、鎢、金或其他適合的導電材料。在一些實施例中，介電材料包括氧化矽、氮化矽、氮氧化矽或其他適合的介電材料。在 一些實施例中，複數個導電線和複數個導電介層窗係使用鑲嵌製程(damascene process)來形成，像是雙鑲嵌製程(dual damascene process)。
導電墊104位於內連結構102上方。至少一個導電墊104電性連接至內連結構102中的複數個導電線之至少一部份。每個導電墊104具有從內連結構102向上延伸的側壁。導電墊104的上表面延伸於上述側壁之間。在一些實施例中，上述側壁實質垂直於內連結構102的上表面。在一些實施例中，上述側壁與內連結構102的上表面形成鈍角或銳角，使得導電墊104的寬度隨與內連結構102之距離而變化。在一些實施例中，導電墊104的側壁及/或上表面係至少部份地彎曲。
在一些實施例中，至少一個導電墊104為虛擬導電墊，其係與所有複數個導電線和複數個導電介層窗電性分離。虛擬導電墊幫助導電墊104的均勻形成。在一些實施例中，導電墊104包括鋁、銅、鋁銅合金、鎢、金或其他適合的導電材料。在一些實施例中，導電墊104包括與複數個導電線和複數個導電介層窗相同的材料。在一些實施例中，導電墊104包括與複數個導電線和複數個導電介層窗不同的材料。
在一些實施例中，導電墊104藉由導電材料之毯覆式沉積以及隨後為了定義清楚的導電墊104而進行之微影/蝕刻製程所形成。導電墊104彼此間隔第一間距。第一間距的數值取決於半導體裝置100的技術節點。當半導體 裝置100的技術節點降低，第一間距也會降低。
介電層106位於導電墊104和內連結構102上方。介電層106為連續層。介電層106提供導電墊104周圍的電性絕緣阻障。若沉積介電層106之製程會產生帶電粒子的話，介電層106係藉由僅產生極少量帶電粒子之製程所形成。在一些實施例中，介電層106使用電漿加強化學氣相沉積、低壓化學氣相沉積、常壓化學氣相沉積、原子層沉積或其他適合的沉積製程來沉積。在一些實施例中，介電層106包括氧化矽、氮化矽、氮氧化矽或其他適合的介電材料。
介電層106的厚度為約1Å至約15,000Å。介電層106的厚度係基於在沉積第一鈍化層108時期望的電荷累積量來選擇。當沉積第一鈍化層108時期望的電荷累積量增加，介電層106的厚度則增加。在第一鈍化層108被省略的一些實施例中，介電層106的厚度為約200Å至約15,000Å。在沒有第一鈍化層108的一些實施例中，介電層106的厚度之所以稍微增加是因為要依賴介電層106來提供對導電墊104之鈍化保護。
相較於第一鈍化層108，介電層106具有較低的似型性，即增加的厚度變化。在一些實施例中，導電墊104之側壁上方的介電層106之厚度與導電墊104之上表面上方的介電層106之厚度差異約5%至約10%。厚度變化起因於使用具有較低似型性的沉積製程。
第一鈍化層108位於介電層106上方，並提供保護以避免導電墊104氧化。第一鈍化層108使用高密度電漿 化學氣相沉積來沉積。使用高密度電漿化學氣相沉積來沉積第一鈍化層108導致第一鈍化層108中累積帶電粒子。介電層106做為電性阻障，避免或減少帶電粒子的電荷到達導電墊104。藉由減少或避免電荷到達導電墊104，天線效應破壞半導體裝置100之主動裝置的衝擊可減少或消除。
在一些實施例中，第一鈍化層108包括氧化矽、氮化矽、氮氧化矽或其他適合的導電材料。在一些實施例中，第一鈍化層108包括與介電層106相同的材料。在一些實施例中，第一鈍化層108包括與介電層106不同的材料。即使是在第一鈍化層108包括與介電層106相同材料的實施例中，界面112仍存在，因為第一鈍化層108和介電層106係依序被沉積，意即一層在另一層前先沉積。第一鈍化層108和介電層106之每一者的材料中的鍵結不會延伸過界面112。因此，即使在第一鈍化層108包括與介電層106相同材料的實施例中，該層與另一層仍可清楚分辨。
第一鈍化層108之厚度為約200Å至約15,000Å。當第一鈍化層108的厚度增加時，對導電墊104不被氧化之保護增加。在一些實施例中，導電墊104、介電層106和第一鈍化層108的總厚度T1為約25,000Å至約30,000Å。在一些實施例中，總厚度T1為約28,000Å。
相較於介電層106，第一鈍化層108具有較高的似型性。在一些實施例中，位於導電墊104之側壁上方的第一鈍化層108之厚度與位於導電墊104之上表面上方的第一鈍化層108之厚度的差異小於約3%。
在一些實施例中，第一鈍化層108被省略。在第一鈍化層108被省略的一些實施例中，介電層106的厚度足以提供導電墊104的氧化保護。
第二鈍化層110位於第一鈍化層108上方，且提供導電墊104保護而不被氧化。在一些實施例中，使用高密度電漿化學氣相沉積來沉積第二鈍化層110。在一些實施例中，使用低壓化學氣相沉積、常壓化學氣相沉積、電漿加強化學氣相沉積、原子層沉積或其他適合的沉積製程來沉積第二鈍化層110。第二鈍化層110包括與第一鈍化層108不同之材料。在一些實施例中，第二鈍化層110包括氧化矽、氮化矽、氮氧化矽或其他適合的介電材料。在一些實施例中，第二鈍化層110包括與介電層106相同的材料。在一些實施例中，第二鈍化層110包括與介電層106不同的材料。界面114存在於第一鈍化層108和第二鈍化層110之間。
第二鈍化層110的厚度為約200Å至約9,000Å。當第二鈍化層110的厚度增加時，對導電墊104不被氧化之保護增加。在一些實施例中，導電墊104、介電層106、第一鈍化層108以及第二鈍化層110之總厚度T2為約30,000Å至約40,000Å。在一些實施例中，總厚度T2為約35,000Å。
在一些實施例中，相較於介電層106，第二鈍化層110具有較高的似型性。在一些實施例中，位於導電墊104之側壁上的第二鈍化層110之厚度與位於導電墊104之上表面上的第二鈍化層110之厚度的差異為少於約3%。
在第一鈍化層108被省略的一些實施例中，第二鈍化層110直接接觸介電層106。在第一鈍化層108被省略的實施例中，第二鈍化層110具有與介電層106不同的材料。
圖2為根據一些實施例繪示之半導體裝置的製造方法200之流程圖。在一些實施例中，方法200可用以形成半導體裝置100(圖1)。在操作202中，導電層沉積於內連結構上方。在一些實施例中，導電層為導電墊。在一些實施例中，導電層為重分布線(redistribution line；RDL)。內連結構提供不同主動裝置之間的電性連接。在一些實施例中，主動裝置位於與上述內連結構相同之晶粒或封裝上。在一些實施例中，內連結構位於與上述主動裝置分開的中介層(interposer)或其他晶粒或封裝上。在一些實施例中，內連結構為內連結構102(圖1)。
導電層係藉由毯覆式沉積製程來沉積。在一些實施例中，毯覆式沉積製程包括濺鍍、物理氣相沉積、電鍍、無電電鍍或其他適合的沉積製程。在一些實施例中，導電層直接沉積於內連結構上。在一些實施例中，中間層(intervening layer)係存在於導電層和內連結構之間。在一些實施例中，導電層包括鋁、銅、鎢、金或其他適合的導電材料。
在操作204中，導電層被圖案化以定義複數個導電墊。在一些實施例中，導電墊為導電墊104(圖1)。在一些實施例中，使用微影/蝕刻製程來圖案化導電層。在一 些實施例中，在圖案化製程中，硬式罩幕層被沉積在導電層上方。
在一些實施例中，硬式罩幕層被沉積在導電層上方。在一些實施例中，使用物理氣相沉積、化學氣相沉積或其他適合的沉積製程來沉積硬式罩幕層。在一些實施例中，硬式罩幕層被省略。雖然硬式罩幕層幫助改善圖案化製程的準確度，但增加製程成本。
光阻層沉積於硬式罩幕層上方。在硬式罩幕層被省略的一些實施例中，光阻層直接沉積在導電層上。在一些實施例中，光阻層為正型光阻。在一些實施例中，光阻層為負型光阻。光阻層係暴露至圖案化光束。光束可由光源產生，並經過至少一個光罩以產生圖案化光束。然後，光阻層被顯影且基於暴露至圖案化光束的情形，一部份的光阻層被移除。在包括硬式罩幕層的一些實施例中，使用光阻層做為罩幕來蝕刻硬式罩幕層，以定義硬式罩幕層的哪些部份要被移除。
然後，使用硬式罩幕層及/或光阻層做為罩幕，保護部份的導電層並蝕刻導電層。蝕刻製程移除從硬式罩幕層及/或光阻層中暴露出來的導電層之一部份。在一些實施例中，蝕刻製程包括濕式蝕刻製程。在一些實施例中，蝕刻製程包括乾式蝕刻製程。在一些實施例中，在蝕刻製程後進行清潔製程，以移除剩下的材料和副產物。
在操作206中，介電層沉積於導電墊上方。介電層為延伸於導電層和內連結構上方之連續層。在一些實施 例中，介電層為介電層106(圖1)。在一些實施例中，沉積介電層包括沉積氧化矽、氮化矽、氮氧化矽或其他適合的介電材料。介電層係使用若會產生帶電粒子，僅產生極少的帶電粒子之沉積製程來沉積。在一些實施例中，使用低壓化學氣相沉積、常壓化學氣相沉積、電漿加強化學氣相沉積、原子層沉積或其他適合的沉積製程來沉積介電層。
介電層的厚度取決於在後續沉積製程中所累積的帶電粒子之預期量。在一些實施例中，介電層的厚度為約1Å至約15,000Å。在一些實施例中，介電層的厚度為約200Å至約15,000Å。
在操作208中，鈍化層係使用高密度電漿化學氣相沉積來沉積。鈍化層沉積於介電層上。在一些實施例中，鈍化層為第一鈍化層108(圖1)。在一些實施例中，鈍化層為第二鈍化層110。使用高密度電漿化學氣相沉積來沉積鈍化層，造成帶電粒子累積於鈍化層中。介電層避免或減少帶電粒子之電荷到達導電墊，且因此減少或避免天線效應的衝擊。相較於介電層，使用高密度電漿化學氣相沉積來沉積鈍化層造成鈍化層具有較高度的似型性。
在一些實施例中，沉積鈍化層包括沉積氧化矽、氮化矽、氮氧化矽或其他適合的介電材料。在一些實施例中，鈍化層包括與介電層相同的材料。在一些實施例中，鈍化層包括與介電層不同的材料。不論鈍化層之材料為何，介電層與鈍化層之間存在有一界面。
在一些實施例中，鈍化層的厚度可為約200Å至 約15,000Å。在一些實施例中，鈍化層之厚度可為約200Å至約9,000Å。在一些實施例中，鈍化層之厚度係基於介電層之厚度來選擇。例如：在一些實施例中，導電墊、介電層和鈍化層的總厚度為約25,000Å至約30,000Å。在一些實施例中，導電墊、介電層和鈍化層之總厚度為約30,000Å至約40,000Å。
在選擇性操作210中，沉積第二鈍化層。第二鈍化層係沉積於操作208所形成的鈍化層上方。在一些實施例中，第二鈍化層係使用高密度電漿化學氣相沉積來沉積。在一些實施例中，使用低壓化學氣相沉積、常壓化學氣相沉積、電漿加強化學氣相沉積、原子層沉積或其他適合的沉積製程來沉積第二鈍化層。在一些實施例中，鈍化層為第二鈍化層110(圖1)。在一些實施例中，相較於介電層，第二鈍化層具有較高度的似型性。
第二鈍化層具有與操作208中所沉積的鈍化層不同的材料。在一些實施例中，沉積第二鈍化層包括沉積氧化矽、氮化矽、氮氧化矽或其他適合的介電材料。在一些實施例中，第二鈍化層包括與介電層相同的材料。在一些實施例中，第二鈍化層包括與介電層不同的材料。
在一些實施例中，第二鈍化層的厚度為約200Å至約9,000Å。在一些實施例中，導電墊、介電層、第一鈍化層以及第二鈍化層的總厚度為約30,000Å至約40,000Å。
在一些實施例中，若介電層之厚度足以提供導電墊的鈍化保護，則省略操作210。例如：在一些實施例中， 若介電層的厚度大於或等於約200Å，則省略操作210。
在選擇性操作212中，導電墊的一部份係暴露出來。在一些實施例中，暴露出的導電墊的一部份僅限於導電墊的上表面。在一些實施例中，暴露出的導電墊的一部份包括導電墊的上表面和一部份的側壁。暴露出導電墊的側壁之一部份提供更大的面積做為三維積體電路的訊息傳導，其可降低電阻。然而，暴露出的導電墊的部份增加，也增加導電墊損壞的風險。
在一些實施例中，使用化學機械平坦化製程，以暴露出導電墊的一部份。在一些實施例中，使用蝕刻製程以暴露出導電墊的一部份。在一些實施例中，蝕刻製程為濕式蝕刻製程。在一些實施例中，蝕刻製程為乾式蝕刻製程。在一些實施例中，使用化學機械平坦化製程以及蝕刻製程之組合，以暴露出導電墊的一部份。例如：在一些實施例中，化學機械平坦化製程用來暴露出導電墊的上表面，然後蝕刻製程用來暴露出導電墊的側壁之一部份。
圖3A為根據一些實施例繪示半導體裝置300進行後續的介電層106之沉積的剖面圖。半導體裝置300類似於半導體裝置100，且相同的元件具有相同的元件符號。在半導體裝置300中，介電層106為覆蓋導電墊104和位於導電墊104之間的內連結構102之表面的連續層。
圖3B為根據一些實施例繪示半導體裝置300’進行後續的第一鈍化層108之沉積的剖面圖。半導體裝置300’類似於半導體裝置300及半導體裝置100，且相同的元 件具有相同的元件符號。相較於半導體裝置300，半導體裝置300’包括位於介電層106上方的第一鈍化層108。第一鈍化層108係藉由高密度電漿化學氣相沉積來沉積。高密度電漿化學氣相沉積製程使用第一鈍化層108之材料的帶電粒子，以形成第一鈍化層108。第一鈍化層108中的帶電粒子之電荷經由第一鈍化層108遷移並傾向累積於晶格缺陷處和界面處，如界面112。
介電層106用做阻障層，以避免累積在界面112的電荷到達導電墊104。因為到達導電墊104的電荷被減少或消除，有可能破壞半導體裝置300’之主動裝置的天線效應減少。
圖3C繪示半導體裝置300”進行後續暴露出導電墊104的一部份之剖面圖。半導體裝置300”類似於半導體裝置300’、半導體裝置300以及半導體裝置100，且相同的元件具有相同的元件符號。相較於半導體裝置100，半導體裝置300”包括導電墊104暴露出的上表面120。在一些實施例中，導電墊104的上表面120係藉由化學機械平坦化製程或蝕刻製程而暴露出來。介電層106保留於第一鈍化層108和導電墊104之間，保持電性絕緣以減少或避免天線效應。在一些實施例中，在化學機械平坦化製程前，高分子層沉積於半導體裝置300”上方。
本說明書的一個態樣是有關於一種半導體裝置的製造方法。上述方法包括使用第一沉積製程，沉積介電層於導電墊上方。上述方法更包括使用高密度電漿化學氣相沉 積，沉積第一鈍化層直接位於上述介電層之上方。上述第一沉積製程與高密度電漿化學氣相沉積不同。所述介電層之厚度足以避免在沉積第一鈍化層所產生的電荷到達所述導電墊。
本說明書的另個態樣是有關於一種半導體裝置的製造方法。上述方法包含使用第一沉積製程，沉積介電層於導電墊上方。上述方法更包括使用高密度電漿化學氣相沉積，沉積第一鈍化層直接位於介電層之上方。上述第一沉積製程與高密度電漿化學氣相沉積不同。上述第一鈍化層之材料為與上述介電層相同之材料。上述方法更包括沉積第二鈍化層於所述第一鈍化層上方。所述第二鈍化層之材料與第一鈍化層之材料不同。
本說明書之又一個態樣是有關於一種半導體裝置。所述半導體裝置包括位於內連結構上方的導電墊，其中導電墊電性連接至主動裝置。半導體裝置更包括位於導電墊上方的介電層，其中介電層包含氧化矽。半導體裝置更包括直接位於介電層上方的第一鈍化層，其中第一鈍化層包含氧化矽。半導體裝置更包括直接位於該第一鈍化層上方的第二鈍化層，其中第二鈍化層包含氮化矽。
前述內容概述多個實施例之特徵，以使於本技術領域具有通常知識者可進一步了解本揭露之態樣。本技術領域具通常知識者應可輕易利用本揭露作為基礎，設計或潤飾其他製程及結構，藉以執行此處所描述之實施例的相同的目的及/或達到相同的優點。本技術領域具有通常知識者亦 應可了解，上述相等的結構並未脫離本揭露之精神和範圍，且在不脫離本揭露之精神及範圍下，其可經潤飾、取代或替換。
100:半導體裝置
102:內連結構
104:導電墊
106:介電層
108:第一鈍化層
110:第二鈍化層
112、114:界面
T1、T2:總厚度

Claims (9)

  1. 一種具有鈍化層之半導體裝置的製造方法，該製造方法包含：使用一第一沉積製程，沉積一介電層於一導電墊上方；以及使用高密度電漿化學氣相沉積，沉積一第一鈍化層直接位於該介電層之上方，其中該第一沉積製程與高密度電漿化學氣相沉積不同，且該介電層之一厚度足以避免在沉積該第一鈍化層所產生的電荷到達該導電墊。
  2. 如申請專利範圍第1項所述之具有鈍化層之半導體裝置的製造方法，更包含沉積一第二鈍化層於該第一鈍化層上方，其中該第二鈍化層包括與該第一鈍化層不同的材料。
  3. 如申請專利範圍第2項所述之具有鈍化層之半導體裝置的製造方法，其中沉積該第二鈍化層之操作包括使用高密度電漿化學氣相沉積，沉積該第二鈍化層。
  4. 如申請專利範圍第1項所述之具有鈍化層之半導體裝置的製造方法，其中沉積該介電層之操作包含沉積具有低於該第一鈍化層之似型性(conformity)的該介電層。
  5. 一種具有鈍化層之半導體裝置的製造方 法，該製造方法包含：使用一第一沉積製程，沉積一介電層於一導電墊上方；以及使用高密度電漿化學氣相沉積，沉積一第一鈍化層直接位於該介電層之上方，其中該第一沉積製程與高密度電漿化學氣相沉積不同，且該第一鈍化層之一材料為與該介電層相同之材料，該介電層之一厚度足以避免在沉積該第一鈍化層所產生的電荷到達該導電墊；以及沉積一第二鈍化層於該第一鈍化層上方，其中該第二鈍化層之一材料與該第一鈍化層之該材料不同。
  6. 如申請專利範圍第5項所述之具有鈍化層之半導體裝置的製造方法，其中該第一沉積製程包含低壓化學氣相沉積、常壓化學氣相沉積、電漿加強化學氣相沉積或原子層沉積。
  7. 如申請專利範圍第5項所述之具有鈍化層之半導體裝置的製造方法，其中沉積該第二鈍化層之操作包含使用低壓化學氣相沉積、常壓化學氣相沉積、電漿加強化學氣相沉積或原子層沉積，沉積該第二鈍化層。
  8. 如申請專利範圍第5項所述之具有鈍化層之半導體裝置的製造方法，其中沉積該第二鈍化層之操作包括使用高密度電漿化學氣相沉積，沉積該第二鈍化層。
  9. 一種具有鈍化層之半導體裝置，包含：一導電墊，位於一內連結構上方，其中該導電墊電性連接至一主動裝置；一介電層，位於該導電墊上方，其中該介電層包含氧化矽；一第一鈍化層，直接位於該介電層的上方，其中該第一鈍化層包含氧化矽，該介電層之似型性小於該第一鈍化層之似型性，該介電層之一厚度足以避免在沉積該第一鈍化層所產生的電荷到達該導電墊；以及一第二鈍化層，直接位於該第一鈍化層的上方，其中該第二鈍化層包含氮化矽。
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CN114429913A (zh) * 2022-01-24 2022-05-03 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201201330A (en) * 2010-06-18 2012-01-01 Taiwan Semiconductor Mfg Plasma treatment for semiconductor devices
US20140191391A1 (en) * 2013-01-07 2014-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated bump structures in package structure
TW201545294A (zh) * 2014-05-21 2015-12-01 Taiwan Semiconductor Mfg 半導體裝置及其製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1387394A3 (en) * 1997-04-15 2004-04-07 STMicroelectronics S.r.l. Process of final passivation of integrated circuit devices
EP0872879A1 (en) * 1997-04-15 1998-10-21 STMicroelectronics S.r.l. Process of final passivation of an integrated circuit device
TW428276B (en) * 1999-01-18 2001-04-01 United Microelectronics Corp Method for increasing the reliability of gate oxide layer
US6146974A (en) * 1999-07-01 2000-11-14 United Microelectronics Corp. Method of fabricating shallow trench isolation (STI)
TW434695B (en) * 1999-09-03 2001-05-16 United Microelectronics Corp Apparatus for preventing a wafer from plasma induced damage
TW486777B (en) * 2001-03-26 2002-05-11 United Microelectronics Corp Manufacturing method of dielectric layer
TWI228791B (en) * 2004-04-27 2005-03-01 Taiwan Semiconductor Mfg Stacked dielectric layer suppressing electrostatic charge buildup and method of fabricating the same
KR100577308B1 (ko) * 2004-12-29 2006-05-10 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
US7449785B2 (en) * 2006-02-06 2008-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Solder bump on a semiconductor substrate
JP2008198670A (ja) * 2007-02-09 2008-08-28 Matsushita Electric Ind Co Ltd 半導体装置
US8129267B2 (en) * 2008-03-21 2012-03-06 International Business Machines Corporation Alpha particle blocking wire structure and method fabricating same
US8860224B2 (en) * 2011-02-25 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Preventing the cracking of passivation layers on ultra-thick metals
US8829676B2 (en) * 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
KR101909203B1 (ko) * 2011-07-21 2018-10-17 삼성전자 주식회사 멀티-채널 패키지 및 그 패키지를 포함한 전자 시스템
US9905524B2 (en) * 2011-07-29 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures in semiconductor device and packaging assembly
US8847388B2 (en) * 2011-10-06 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Bump with protection structure
US20130099371A1 (en) * 2011-10-21 2013-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having solder jointed region with controlled ag content
US8680647B2 (en) * 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9305856B2 (en) * 2012-02-10 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure AMD method of forming same
US10290596B2 (en) * 2016-12-14 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a passivation layer and method of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201201330A (en) * 2010-06-18 2012-01-01 Taiwan Semiconductor Mfg Plasma treatment for semiconductor devices
US20140191391A1 (en) * 2013-01-07 2014-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated bump structures in package structure
TW201545294A (zh) * 2014-05-21 2015-12-01 Taiwan Semiconductor Mfg 半導體裝置及其製造方法

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