JP2008198670A

JP2008198670A - 半導体装置

Info

Publication number: JP2008198670A
Application number: JP2007029861A
Authority: JP
Inventors: Takeshi Matsumoto; 健松本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-02-09
Filing date: 2007-02-09
Publication date: 2008-08-28

Abstract

【課題】これまではポリイミドをはじめとする樹脂系のパッシベーション膜に溜まった電荷のために隣り合う金属パッドなどが電気的にショートしてしまう異常が発生する。
【解決手段】保護膜２にセパレート溝６を設けることで、保護膜２に溜まってしまった電荷７が、このセパレート溝６でシャットされ、隣り合う電極パッド４や接合用バンプ３の電気的ショートを回避できる。
【選択図】図１

Description

本発明は半導体装置の構造、特にポリイミドをはじめとする樹脂を半導体装置のパッシベーション膜として使用した半導体装置の構造に関するものである。

図５（ａ）（ｂ）は従来の半導体装置を上面から見たものである。この図に示すように半導体基板１のほぼ全面がポリイミドをはじめとする樹脂系の保護膜２で覆われている。半導体基板１には、検査装置と電気的接合をとるためのアルミなどの電極パッド４が設けられており、電気的接合をとる以外の部分についてはＳｉＮをはじめとするパッシベーション膜５と保護膜２で覆われている。さらにこの電極パッド４上に外部電極との接合部分として接合用バンプ３が形成されている。

この保護膜２は、後のパッケージへの組立工程で封止樹脂によるフィラーアタックを防ぐために、ＳｉＮなどをはじめとする通常のパッシベーション膜５の上に形成されている。フィラーアタックとは、樹脂の成分の一部であり樹脂の吸湿性を下げる効果や線膨張係数を下げる効果のあるシリコンが、半導体基板１の内部回路である半導体装置に突き刺さり半導体装置や配線部分などを破壊してしまう現象である。
特開２００３−２８２６１４号公報特開２００３−２１８１５１号公報

しかしながら、以下に示す問題がある。
図６（ａ）は、図５（ｂ）の半導体装置に接合用バンプ３を形成して、逆スパッタなどプラズマ工程を通した状態を示しており、その際に保護膜２に電荷７を溜めてしまうおそれがある。

このように保護膜２に電荷７が溜った場合には、図６（ｂ）に示すように外部基板８と組み立てを行い、図６（ｃ）に示すように基板電極９から電気的に導通させると、保護膜２の電荷７を通じて隣り合う電極パッド４や接合用バンプ３が電気的にショートしてしまうおそれがある。

また上記ショート不良対策のために、アッシングなどを行い電荷７が溜まった保護膜２の表面を除去する方法があるが、装置や工数がかかってしまいプロセスのコストアップにつながってしまう。

本発明は上記問題点に鑑み、保護膜２に溜まった電荷７のために隣り合う電極パッド４や接合用バンプ３が電気的にショートしてしまう異常を起こさない半導体装置を提供することを目的とする。

本発明の請求項１記載の半導体装置は、半導体基板上に設けられた複数の電極パッドと、前記電極パッド上に開口部を有するように前記電極パッドの周囲および前記半導体基板上を覆うパッシベーション膜と、前記パッシベーション膜の上方に設けられた保護膜とを備えた半導体装置であって、前記保護膜は、隣り合う電極パッドの間にセパレート溝を有し、前記セパレート溝には、前記パッシベーション膜が露出していることを特徴とする。

本発明の請求項２記載の半導体装置は、請求項１において、前記セパレート溝は、前記電極パッドの周囲の全周に亘って形成されていることを特徴とする。
本発明の請求項３記載の半導体パッケージは、半導体基板上に設けられた複数の電極パッドと、前記電極パッド上に開口部を有するように前記電極パッドの周囲および前記半導体基板上を覆うパッシベーション膜と、前記パッシベーション膜の上方に設けられた保護膜と、前記電極パッド上に形成された接合用バンプとを備えた半導体装置を、表面に基板電極を有した外部基板に前記接合用バンプを介して接合し、前記半導体装置と前記外部基板との間をアンダーフィルで充填した半導体パッケージであって、前記保護膜は、隣り合う電極パッドの間に前記パッシベーション膜が露出する深さのセパレート溝を有し、前記セパレート溝は、その幅が前記アンダーフィル中のフィラーの直径より小さいことを特徴とする。

本発明の請求項４記載の半導体パッケージは、請求項３において、前記フィラーはシリコンであることを特徴とする。
本発明の請求項５記載の半導体パッケージは、請求項３において、前記セパレート溝は、前記電極パッドの周囲の全周に亘って形成されていることを特徴とする。

本発明の請求項６記載の半導体パッケージは、請求項３〜請求項５の何れかにおいて、前記セパレート溝には、前記アンダーフィルが充填されていることを特徴とする。

この構成によると、保護膜にセパレート溝を形成したため、逆スパッタなどプラズマ工程を通す際に前記保護膜に電荷が溜まってしまった場合であっても、このセパレート溝でシャットされ、隣り合う金属パッドや接合用バンプが電気的にショートしてしまうおそれがない。また従来は上記ショート不良対策のためにアッシングなどを行い電荷が溜まった樹脂系の保護膜の表面を除去していたが、この工程も無くせる。

以下、本発明の半導体装置を具体的な実施の形態に基づいて説明する。
（実施の形態１）
図１（ａ）（ｂ）は本発明の半導体装置、特にパッド部分の構造を示しており、従来例を示した図５とは、保護膜２の形状が異なっている。その他は同じである。

半導体基板１のほぼ全面がポリイミドをはじめとする樹脂系の保護膜２で覆われている。半導体基板１には、検査装置と電気的接合をとるためのアルミなどの電極パッド４が設けられており、電気的接合をとる以外の部分についてはＳｉＮをはじめとするパッシベーション膜５とポリイミドをはじめとする樹脂系の保護膜２で覆われている。さらにこの電極パッド４上に外部電極との接合部分として接合用バンプ３が形成されている。この接合用バンプ３の形成は、めっき方式あるいは印刷方式で形成を行う。接合用バンプ３の材料にはＡｕやはんだなどが用いられる。この保護膜２は、後のパッケージへの組立工程で封止樹脂によるフィラーアタックを防ぐために、ＳｉＮなどをはじめとする通常のパッシベーション膜５の上に形成されている。

保護膜２の形状は次のように従来とは異なっている。
保護膜２には、隣り合う接合用バンプ３の間にセパレート溝６が、電極パッド４の周囲の全周に亘って形成されている。このセパレート溝６は保護膜２をマスク工程でパターニングすることで、そのセパレート溝６の部分の保護膜２を除去して、保護膜２の下地材であるパッシベーション膜５を露出させることで形成できる。

なお、ここでは保護膜２のセパレート溝６を、隣り合う接合用バンプ３の間に形成したとして説明しているが、保護膜２のセパレート溝６を、隣り合う電極パッド４の間に形成していると言うこともできる。

またセパレート溝６の幅は、外部基板８と接合する際に充填するアンダーフィルの成分の一部であり樹脂の吸湿性を下げる効果や線膨張係数を下げる効果のあるフィラーの大きさより小さい幅に設定することが重要である。例えば、フィラーとして用いるシリコンの大きさが１５μｍとすればセパレート幅は５μｍ程度に設定する。本理由としてはセパレート幅を前記シリコンよりも小さくすることで、シリコンの半導体基板内部への侵入を防ぎフィラーアタックを防ぐことができる。

図２（ａ）は図１（ｂ）の半導体装置に接合用バンプ３を形成して、逆スパッタなどプラズマ工程を通した状態を示している。その際に保護膜２に電荷７が溜まってしまっても、保護膜２にセパレート溝６を設けているため、図２（ｂ）に示すように外部基板８と接合させても、この電荷７がこのセパレート溝６でシャットされ、隣り合う電極パッド４や接合用バンプ３が電気的にショートしてしまうおそれがなくなる。また従来では上記ショート不良対策のために、アッシングなどを行い電荷７が溜まった樹脂系の保護膜２の表面を除去していたが、この工程も無くなるためプロセスのコストダウンも達成できる。

なお、図３は上記のように作成された半導体装置をパッケージングした半導体装置パッケージを示し、パッケージした状態においてセパレート溝６の両壁は当接しておらず、該セパレート溝には、アンダーフィル１１が充填されている。１０ははんだボールである。

上記の各実施の形態では、電極パッド４の上に接合用バンプ３が形成されていたが、電極パッド４上に接合用バンプが形成されていない場合であっても、図４に示すように、保護膜２の開口がパッシベーション膜５よりも内側に形成されることで、保護膜２が電極パッド４に接触しているような場合、セパレート溝６は有効である。

本発明は半導体装置の構造、特にポリイミドをはじめとする樹脂を半導体装置の保護膜として使用した半導体装置の構造などに関して有用なものである。

本発明の実施の形態の半導体装置の要部の平面図と断面図同実施の形態の接合用バンプを形成した直後の断面図と外部基板８と組み立てた断面図本発明の半導体装置をパッケージングしたＢＧＡパッケージの場合の断面図別の実施例の断面図従来例の半導体装置の要部の平面図と接合用バンプを形成した直後の断面図同従来例の保護膜２に電荷７が溜まった状態の断面図と外部基板８と組み立てた断面図ならびに異常発生時の断面図

符号の説明

１半導体基板
２保護膜
３接続用バンプ
４金属パッド
５パッシベーション膜
６セパレート溝
７電荷
８外部基板
９基板電極
１０はんだボール
１１アンダーフィル

Claims

半導体基板上に設けられた複数の電極パッドと、
前記電極パッド上に開口部を有するように前記電極パッドの周囲および前記半導体基板上を覆うパッシベーション膜と、
前記パッシベーション膜の上方に設けられた保護膜とを備えた半導体装置であって、
前記保護膜は、隣り合う電極パッドの間にセパレート溝を有し、前記セパレート溝には、前記パッシベーション膜が露出していることを特徴とする半導体装置。
前記セパレート溝は、前記電極パッドの周囲の全周に亘って形成されていることを特徴とする請求項１に記載の半導体装置。
半導体基板上に設けられた複数の電極パッドと、前記電極パッド上に開口部を有するように前記電極パッドの周囲および前記半導体基板上を覆うパッシベーション膜と、前記パッシベーション膜の上方に設けられた保護膜と、前記電極パッド上に形成された接合用バンプとを備えた半導体装置を、表面に基板電極を有した外部基板に前記接合用バンプを介して接合し、前記半導体装置と前記外部基板との間をアンダーフィルで充填した半導体パッケージであって、
前記保護膜は、隣り合う電極パッドの間に前記パッシベーション膜が露出する深さのセパレート溝を有し、前記セパレート溝は、その幅が前記アンダーフィル中のフィラーの直径より小さいことを特徴とする半導体パッケージ。
前記フィラーはシリコンであることを特徴とする請求項３記載の半導体パッケージ。
前記セパレート溝は、前記電極パッドの周囲の全周に亘って形成されていることを特徴とする請求項３に記載の半導体パッケージ。
前記セパレート溝には、前記アンダーフィルが充填されていることを特徴とする
請求項３〜請求項５の何れかに記載の半導体パッケージ。