CN108231535A - 具有钝化层的半导体装置的制造方法 - Google Patents

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郭铂漳
张庆全
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Abstract

一种具有钝化层的半导体装置的制造方法，包括使用第一沉积制程，沉积介电层于导电垫上方。上述方法还包括使用高密度等离子化学气相沉积，沉积第一钝化层直接位于上述介电层的上方。上述第一沉积制程与高密度等离子化学气相沉积不同。所述介电层的厚度足以避免在沉积第一钝化层所产生的电荷到达所述导电垫。

Description

具有钝化层的半导体装置的制造方法
技术领域
本揭露是有关于一种具有钝化层的半导体装置及其制造方法，且特别是有关于一种在导电垫上设置介电层，以避免沉积钝化层的带电粒子的电荷迁移至导电垫的半导体装置及其制造方法。
背景技术
导电垫位于内连结构的顶部，以提供分开的晶粒、封装或中介层的电性连接，以形成三维集成电路(3DIC)。为了减少导电垫氧化的风险，钝化层被沉积于导电垫上方。
随着技术节点的减少，导电垫之间的间距也缩减。因此，具有较高度似型性的钝化层，即均一厚度的钝化层，被用来保护导电垫。在一些例子中，使用高密度等离子化学气相沉积制程来形成钝化层。高密度等离子化学气相沉积制程产生带电粒子，且这些带电粒子在沉积钝化层于导电垫上的过程中，被引导朝向导电垫。
发明内容
本揭露一个态样是有关于一种半导体装置的制造方法。上述方法包括使用第一沉积制程，沉积介电层于导电垫上方。上述方法还包括使用高密度等离子化学气相沉积，沉积第一钝化层直接位于上述介电层的上方。上述第一沉积制程与高密度等离子化学气相沉积不同。所述介电层的厚度足以避免在沉积第一钝化层所产生的电荷到达所述导电垫。
附图说明
通过以下详细说明并配合附图阅读，可更容易理解本揭露。在此强调的是，按照产业界的标准做法，各种特征并未按比例绘制，仅为说明之用。事实上，为了清楚的讨论，各种特征的尺寸可任意放大或缩小。
图1为根据一些实施例绘示的半导体装置的剖面图；
图2为根据一些实施例绘示的半导体装置的制造方法的流程图；以及
图3A至图3C为根据一些实施例绘示的制造半导体装置的中间制程阶段的剖面图。
具体实施方式
下面的揭露提供了许多不同的实施例或例示，用于实现本揭露的不同特征。部件和安排的具体实例描述如下，以简化本揭露的揭露。当然，这些是仅仅是例示并且不意在进行限制。例如，在接着的说明中叙述在第二特征上方或上形成第一特征可以包括在第一和第二特征形成直接接触的实施例，并且还可以包括一附加特征可以形成第一特征的形成第一和第二特征之间的实施例，从而使得第一和第二特征可以不直接接触。此外，本公开可以在各种例示重复元件符号和/或字母。这种重复是为了简化和清楚的目的，并不在本身决定所讨论的各种实施例和/或配置之间的关系。
此外，空间相对术语，如“之下”、“下方”、“低于”、“上方”、“高于”等，在本文中可以用于简单说明如图中所示元件或特征对另一元件(多个)或特征(多个特征)的关系。除了在附图中描述的位向，空间相对术语意欲包含元件使用或步骤时的不同位向。元件可以其他方式定位(旋转90度或者在其它方位)，并且本文中所使用的相对的空间描述，同样可以相应地进行解释。
在形成钝化层的过程中，高密度等离子化学气相沉积(high density plasmachemical vapor deposition；HDPCVD)产生带电粒子。在一些例子中，在上述沉积制程中，带电粒子会累积在钝化层中。这些带电粒子倾向于累积在导电垫和钝化层之间的界面。然后，带电粒子的电荷可从导电垫移动到内连结构，并损坏电性连接至导电垫的半导体装置的主动元件。例如：在一些例子中，电荷破坏晶体管的栅极介电层。在一些例子中，这种电荷从导电垫转移至主动装置的现象称为天线效应(antenna effect)。
为了降低天线效应的风险，具有极少带电粒子的介电层，若有的话，被直接形成于导电垫的上方。上述介电层提供高密度等离子化学气相沉积中累积的带电粒子和导电垫之间的阻障。介电层是通过具有低于高密度等离子化学气相沉积的似型性(conformity)的方法来形成。所称的较低的似型性是指相较于通过高密度等离子化学气相沉积所沉积的层，介电层的厚度沿该层具有较大的厚度变化。例如：在一些例子中，在导电垫的侧壁上的介电层的厚度，明显薄于在导电垫的上表面上方的介电层的厚度。相反地，通过高密度等离子化学气相沉积所沉积的层，在导电垫的上表面和侧壁上将具有实质相同的厚度。
图1为根据一些实施例所绘示的半导体装置100的剖面图。半导体装置100包括内连结构102。多个导电垫104位于内连结构102上方。至少一个导电垫104电性连接至内连结构102中的导电元件。介电层106延伸过内连结构102的上表面和导电垫104。第一钝化层108位于介电层106上方。介电层106和第一钝化层108之间定义有界面112。第二钝化层110位于第一钝化层108上方，且第二钝化层110和第一钝化层108之间定义有界面114。在一些实施例中，第一钝化层108可省略，并使第二钝化层110直接位于介电层106的上方。
介电层106具有低于第一钝化层108的似型性。在一些实施例中，介电层106具有低于第二钝化层110的似型性。介电层106是通过不同于用来沉积第一钝化层108及/或第二钝化层110的沉积制程来沉积。若用来沉积介电层106的沉积制程会产生带电粒子，此沉积制程仅产生极少量的带电粒子，而可降低天线效应破坏与内连结构102电性连接的半导体装置100的主动装置的风险。
内连结构102包括多个导电线和导电介层窗(conductive via)。介电材料环绕上述多个导电线和多个导电介层窗，以在经由内连结构102传输讯号时，降低串音干扰(cross-talk)和减少电阻电容延迟效应。在一些实施例中，上述多个导电线和多个导电介层窗包括铝、铜、钨、金或其他适合的导电材料。在一些实施例中，介电材料包括氧化硅、氮化硅、氮氧化硅或其他适合的介电材料。在一些实施例中，多个导电线和多个导电介层窗是使用镶嵌制程(damascene process)来形成，像是双镶嵌制程(dual damascene process)。
导电垫104位于内连结构102上方。至少一个导电垫104电性连接至内连结构102中的多个导电线的至少一部分。每个导电垫104具有从内连结构102向上延伸的侧壁。导电垫104的上表面延伸于上述侧壁之间。在一些实施例中，上述侧壁实质垂直于内连结构102的上表面。在一些实施例中，上述侧壁与内连结构102的上表面形成钝角或锐角，使得导电垫104的宽度随与内连结构102的距离而变化。在一些实施例中，导电垫104的侧壁及/或上表面是至少部分地弯曲。
在一些实施例中，至少一个导电垫104为虚拟导电垫，其是与所有多个导电线和多个导电介层窗电性分离。虚拟导电垫帮助导电垫104的均匀形成。在一些实施例中，导电垫104包括铝、铜、铝铜合金、钨、金或其他适合的导电材料。在一些实施例中，导电垫104包括与多个导电线和多个导电介层窗相同的材料。在一些实施例中，导电垫104包括与多个导电线和多个导电介层窗不同的材料。
在一些实施例中，导电垫104通过导电材料的毯覆式沉积以及随后为了定义清楚的导电垫104而进行的微影/蚀刻制程所形成。导电垫104彼此间隔第一间距。第一间距的数值取决于半导体装置100的技术节点。当半导体装置100的技术节点降低，第一间距也会降低。
介电层106位于导电垫104和内连结构102上方。介电层106为连续层。介电层106提供导电垫104周围的电性绝缘阻障。若沉积介电层106的制程会产生带电粒子的话，介电层106是通过仅产生极少量带电粒子的制程所形成。在一些实施例中，介电层106使用等离子加强化学气相沉积、低压化学气相沉积、常压化学气相沉积、原子层沉积或其他适合的沉积制程来沉积。在一些实施例中，介电层106包括氧化硅、氮化硅、氮氧化硅或其他适合的介电材料。
介电层106的厚度为约至约介电层106的厚度是基于在沉积第一钝化层108时期望的电荷累积量来选择。当沉积第一钝化层108时期望的电荷累积量增加，介电层106的厚度则增加。在第一钝化层108被省略的一些实施例中，介电层106的厚度为约至约在没有第一钝化层108的一些实施例中，介电层106的厚度之所以稍微增加是因为要依赖介电层106来提供对导电垫104的钝化保护。
相较于第一钝化层108，介电层106具有较低的似型性，即增加的厚度变化。在一些实施例中，导电垫104的侧壁上方的介电层106的厚度与导电垫104的上表面上方的介电层106的厚度差异约5％至约10％。厚度变化起因于使用具有较低似型性的沉积制程。
第一钝化层108位于介电层106上方，并提供保护以避免导电垫104氧化。第一钝化层108使用高密度等离子化学气相沉积来沉积。使用高密度等离子化学气相沉积来沉积第一钝化层108导致第一钝化层108中累积带电粒子。介电层106做为电性阻障，避免或减少带电粒子的电荷到达导电垫104。通过减少或避免电荷到达导电垫104，天线效应破坏半导体装置100的主动装置的冲击可减少或消除。
在一些实施例中，第一钝化层108包括氧化硅、氮化硅、氮氧化硅或其他适合的导电材料。在一些实施例中，第一钝化层108包括与介电层106相同的材料。在一些实施例中，第一钝化层108包括与介电层106不同的材料。即使是在第一钝化层108包括与介电层106相同材料的实施例中，界面112仍存在，因为第一钝化层108和介电层106是依序被沉积，意即一层在另一层前先沉积。第一钝化层108和介电层106的每一者的材料中的键结不会延伸过界面112。因此，即使在第一钝化层108包括与介电层106相同材料的实施例中，该层与另一层仍可清楚分辨。
第一钝化层108的厚度为约至约当第一钝化层108的厚度增加时，对导电垫104不被氧化的保护增加。在一些实施例中，导电垫104、介电层106和第一钝化层108的总厚度T1为约至约在一些实施例中，总厚度T1为约
相较于介电层106，第一钝化层108具有较高的似型性。在一些实施例中，位于导电垫104的侧壁上方的第一钝化层108的厚度与位于导电垫104的上表面上方的第一钝化层108的厚度的差异小于约3％。
在一些实施例中，第一钝化层108被省略。在第一钝化层108被省略的一些实施例中，介电层106的厚度足以提供导电垫104的氧化保护。
第二钝化层110位于第一钝化层108上方，且提供导电垫104保护而不被氧化。在一些实施例中，使用高密度等离子化学气相沉积来沉积第二钝化层110。在一些实施例中，使用低压化学气相沉积、常压化学气相沉积、等离子加强化学气相沉积、原子层沉积或其他适合的沉积制程来沉积第二钝化层110。第二钝化层110包括与第一钝化层108不同的材料。在一些实施例中，第二钝化层110包括氧化硅、氮化硅、氮氧化硅或其他适合的介电材料。在一些实施例中，第二钝化层110包括与介电层106相同的材料。在一些实施例中，第二钝化层110包括与介电层106不同的材料。界面114存在于第一钝化层108和第二钝化层110之间。
第二钝化层110的厚度为约至约当第二钝化层110的厚度增加时，对导电垫104不被氧化的保护增加。在一些实施例中，导电垫104、介电层106、第一钝化层108以及第二钝化层110的总厚度T2为约至约在一些实施例中，总厚度T2为约
在一些实施例中，相较于介电层106，第二钝化层110具有较高的似型性。在一些实施例中，位于导电垫104的侧壁上的第二钝化层110的厚度与位于导电垫104的上表面上的第二钝化层110的厚度的差异为少于约3％。
在第一钝化层108被省略的一些实施例中，第二钝化层110直接接触介电层106。在第一钝化层108被省略的实施例中，第二钝化层110具有与介电层106不同的材料。
图2为根据一些实施例绘示的半导体装置的制造方法200的流程图。在一些实施例中，方法200可用以形成半导体装置100(图1)。在操作202中，导电层沉积于内连结构上方。在一些实施例中，导电层为导电垫。在一些实施例中，导电层为重分布线(redistributionline；RDL)。内连结构提供不同主动装置之间的电性连接。在一些实施例中，主动装置位于与上述内连结构相同的晶粒或封装上。在一些实施例中，内连结构位于与上述主动装置分开的中介层(interposer)或其他晶粒或封装上。在一些实施例中，内连结构为内连结构102(图1)。
导电层是通过毯覆式沉积制程来沉积。在一些实施例中，毯覆式沉积制程包括溅镀、物理气相沉积、电镀、无电电镀或其他适合的沉积制程。在一些实施例中，导电层直接沉积于内连结构上。在一些实施例中，中间层(intervening layer)是存在于导电层和内连结构之间。在一些实施例中，导电层包括铝、铜、钨、金或其他适合的导电材料。
在操作204中，导电层被图案化以定义多个导电垫。在一些实施例中，导电垫为导电垫104(图1)。在一些实施例中，使用微影/蚀刻制程来图案化导电层。在一些实施例中，在图案化制程中，硬式罩幕层被沉积在导电层上方。
在一些实施例中，硬式罩幕层被沉积在导电层上方。在一些实施例中，使用物理气相沉积、化学气相沉积或其他适合的沉积制程来沉积硬式罩幕层。在一些实施例中，硬式罩幕层被省略。虽然硬式罩幕层帮助改善图案化制程的准确度，但增加制程成本。
光阻层沉积于硬式罩幕层上方。在硬式罩幕层被省略的一些实施例中，光阻层直接沉积在导电层上。在一些实施例中，光阻层为正型光阻。在一些实施例中，光阻层为负型光阻。光阻层是暴露至图案化光束。光束可由光源产生，并经过至少一个光罩以产生图案化光束。然后，光阻层被显影且基于暴露至图案化光束的情形，一部分的光阻层被移除。在包括硬式罩幕层的一些实施例中，使用光阻层做为罩幕来蚀刻硬式罩幕层，以定义硬式罩幕层的哪些部分要被移除。
然后，使用硬式罩幕层及/或光阻层做为罩幕，保护部分的导电层并蚀刻导电层。蚀刻制程移除从硬式罩幕层及/或光阻层中暴露出来的导电层的一部分。在一些实施例中，蚀刻制程包括湿式蚀刻制程。在一些实施例中，蚀刻制程包括干式蚀刻制程。在一些实施例中，在蚀刻制程后进行清洁制程，以移除剩下的材料和副产物。
在操作206中，介电层沉积于导电垫上方。介电层为延伸于导电层和内连结构上方的连续层。在一些实施例中，介电层为介电层106(图1)。在一些实施例中，沉积介电层包括沉积氧化硅、氮化硅、氮氧化硅或其他适合的介电材料。介电层是使用若会产生带电粒子，仅产生极少的带电粒子的沉积制程来沉积。在一些实施例中，使用低压化学气相沉积、常压化学气相沉积、等离子加强化学气相沉积、原子层沉积或其他适合的沉积制程来沉积介电层。
介电层的厚度取决于在后续沉积制程中所累积的带电粒子的预期量。在一些实施例中，介电层的厚度为约至约在一些实施例中，介电层的厚度为约至约
在操作208中，钝化层是使用高密度等离子化学气相沉积来沉积。钝化层沉积于介电层上。在一些实施例中，钝化层为第一钝化层108(图1)。在一些实施例中，钝化层为第二钝化层110。使用高密度等离子化学气相沉积来沉积钝化层，造成带电粒子累积于钝化层中。介电层避免或减少带电粒子的电荷到达导电垫，且因此减少或避免天线效应的冲击。相较于介电层，使用高密度等离子化学气相沉积来沉积钝化层造成钝化层具有较高度的似型性。
在一些实施例中，沉积钝化层包括沉积氧化硅、氮化硅、氮氧化硅或其他适合的介电材料。在一些实施例中，钝化层包括与介电层相同的材料。在一些实施例中，钝化层包括与介电层不同的材料。不论钝化层的材料为何，介电层与钝化层之间存在有一界面。
在一些实施例中，钝化层的厚度可为约至约在一些实施例中，钝化层的厚度可为约至约在一些实施例中，钝化层的厚度是基于介电层的厚度来选择。例如：在一些实施例中，导电垫、介电层和钝化层的总厚度为约至约在一些实施例中，导电垫、介电层和钝化层的总厚度为约至约
在选择性操作210中，沉积第二钝化层。第二钝化层是沉积于操作208所形成的钝化层上方。在一些实施例中，第二钝化层是使用高密度等离子化学气相沉积来沉积。在一些实施例中，使用低压化学气相沉积、常压化学气相沉积、等离子加强化学气相沉积、原子层沉积或其他适合的沉积制程来沉积第二钝化层。在一些实施例中，钝化层为第二钝化层110(图1)。在一些实施例中，相较于介电层，第二钝化层具有较高度的似型性。
第二钝化层具有与操作208中所沉积的钝化层不同的材料。在一些实施例中，沉积第二钝化层包括沉积氧化硅、氮化硅、氮氧化硅或其他适合的介电材料。在一些实施例中，第二钝化层包括与介电层相同的材料。在一些实施例中，第二钝化层包括与介电层不同的材料。
在一些实施例中，第二钝化层的厚度为约至约在一些实施例中，导电垫、介电层、第一钝化层以及第二钝化层的总厚度为约至约
在一些实施例中，若介电层的厚度足以提供导电垫的钝化保护，则省略操作210。例如：在一些实施例中，若介电层的厚度大于或等于约则省略操作210。
在选择性操作212中，导电垫的一部分是暴露出来。在一些实施例中，暴露出的导电垫的一部分仅限于导电垫的上表面。在一些实施例中，暴露出的导电垫的一部分包括导电垫的上表面和一部分的侧壁。暴露出导电垫的侧壁的一部分提供更大的面积做为三维集成电路的讯息传导，其可降低电阻。然而，暴露出的导电垫的部分增加，也增加导电垫损坏的风险。
在一些实施例中，使用化学机械平坦化制程，以暴露出导电垫的一部分。在一些实施例中，使用蚀刻制程以暴露出导电垫的一部分。在一些实施例中，蚀刻制程为湿式蚀刻制程。在一些实施例中，蚀刻制程为干式蚀刻制程。在一些实施例中，使用化学机械平坦化制程以及蚀刻制程的组合，以暴露出导电垫的一部分。例如：在一些实施例中，化学机械平坦化制程用来暴露出导电垫的上表面，然后蚀刻制程用来暴露出导电垫的侧壁的一部分。
图3A为根据一些实施例绘示半导体装置300进行后续的介电层106的沉积的剖面图。半导体装置300类似于半导体装置100，且相同的元件具有相同的元件符号。在半导体装置300中，介电层106为覆盖导电垫104和位于导电垫104之间的内连结构102的表面的连续层。
图3B为根据一些实施例绘示半导体装置300’进行后续的第一钝化层108的沉积的剖面图。半导体装置300’类似于半导体装置300及半导体装置100，且相同的元件具有相同的元件符号。相较于半导体装置300，半导体装置300’包括位于介电层106上方的第一钝化层108。第一钝化层108是通过高密度等离子化学气相沉积来沉积。高密度等离子化学气相沉积制程使用第一钝化层108的材料的带电粒子，以形成第一钝化层108。第一钝化层108中的带电粒子的电荷经由第一钝化层108迁移并倾向累积于晶格缺陷处和界面处，如界面112。
介电层106用做阻障层，以避免累积在界面112的电荷到达导电垫104。因为到达导电垫104的电荷被减少或消除，有可能破坏半导体装置300’的主动装置的天线效应减少。
图3C绘示半导体装置300”进行后续暴露出导电垫104的一部分的剖面图。半导体装置300”类似于半导体装置300’、半导体装置300以及半导体装置100，且相同的元件具有相同的元件符号。相较于半导体装置100，半导体装置300”包括导电垫104暴露出的上表面120。在一些实施例中，导电垫104的上表面120是通过化学机械平坦化制程或蚀刻制程而暴露出来。介电层106保留于第一钝化层108和导电垫104之间，保持电性绝缘以减少或避免天线效应。在一些实施例中，在化学机械平坦化制程前，高分子层沉积于半导体装置300”上方。
本说明书的一个态样是有关于一种半导体装置的制造方法。上述方法包括使用第一沉积制程，沉积介电层于导电垫上方。上述方法还包括使用高密度等离子化学气相沉积，沉积第一钝化层直接位于上述介电层的上方。上述第一沉积制程与高密度等离子化学气相沉积不同。所述介电层的厚度足以避免在沉积第一钝化层所产生的电荷到达所述导电垫。
依据本揭露的一个实施例，第一沉积制程包含低压化学气相沉积、常压化学气相沉积或等离子加强化学气相沉积。
依据本揭露的一个实施例，沉积第一钝化层的操作包含沉积包括与该介电层相同的材料的第一钝化层。
依据本揭露的一个实施例，制造方法还包含沉积第二钝化层于第一钝化层上方，其中第二钝化层包括与第一钝化层不同的材料。
依据本揭露的一个实施例，沉积第二钝化层的操作包括使用高密度等离子化学气相沉积，沉积第二钝化层。
依据本揭露的一个实施例，沉积第二钝化层的操作包含使用低压化学气相沉积、常压化学气相沉积、等离子加强化学气相沉积或原子层沉积，沉积第二钝化层。
依据本揭露的一个实施例，沉积第二钝化层的操作包含沉积包括与介电层不同的材料的第二钝化层。
依据本揭露的一个实施例，沉积第二钝化层的操作包含沉积包括与介电层相同的材料的第二钝化层。
依据本揭露的一个实施例，沉积介电层的操作包含沉积具有低于第一钝化层的似型性(conformity)的介电层。
依据本揭露的一个实施例，所述制造方法还包含暴露出导电垫的一部分。
本说明书的另个态样是有关于一种半导体装置的制造方法。上述方法包含使用第一沉积制程，沉积介电层于导电垫上方。上述方法还包括使用高密度等离子化学气相沉积，沉积第一钝化层直接位于介电层的上方。上述第一沉积制程与高密度等离子化学气相沉积不同。上述第一钝化层的材料为与上述介电层相同的材料。上述方法还包括沉积第二钝化层于所述第一钝化层上方。所述第二钝化层的材料与第一钝化层的材料不同。
依据本揭露的一个实施例，第一沉积制程包含低压化学气相沉积、常压化学气相沉积、等离子加强化学气相沉积或原子层沉积。
依据本揭露的一个实施例，沉积第二钝化层的操作包含使用低压化学气相沉积、常压化学气相沉积、等离子加强化学气相沉积或原子层沉积，沉积第二钝化层。
依据本揭露的一个实施例，沉积第二钝化层的操作包括使用高密度等离子化学气相沉积，沉积第二钝化层。
依据本揭露的一个实施例，沉积介电层的操作包含沉积氧化硅。
依据本揭露的一个实施例，沉积第二钝化层的操作包含沉积氮化硅。
依据本揭露的一个实施例，所述制造方法还包含使用化学机械平坦化或蚀刻的至少一者，以暴露出导电垫的一部分。
依据本揭露的一个实施例，暴露出导电垫的一部分的操作包含仅暴露出导电垫的上表面。
本说明书的又一个态样是有关于一种半导体装置。所述半导体装置包括位于内连结构上方的导电垫，其中导电垫电性连接至主动装置。半导体装置还包括位于导电垫上方的介电层，其中介电层包含氧化硅。半导体装置还包括直接位于介电层上方的第一钝化层，其中第一钝化层包含氧化硅。半导体装置还包括直接位于该第一钝化层上方的第二钝化层，其中第二钝化层包含氮化硅。
依据本揭露的一个实施例，介电层的似型性小于第一钝化层的似型性。
前述内容概述多个实施例的特征，以使于本技术领域具有通常知识者可进一步了解本揭露的态样。本技术领域具通常知识者应可轻易利用本揭露作为基础，设计或润饰其他制程及结构，借以执行此处所描述的实施例的相同的目的及/或达到相同的优点。本技术领域具有通常知识者亦应可了解，上述相等的结构并未脱离本揭露的精神和范围，且在不脱离本揭露的精神及范围下，其可经润饰、取代或替换。

Claims (1)

1.一种具有钝化层的半导体装置的制造方法，该制造方法的特征在于包含：
使用一第一沉积制程，沉积一介电层于一导电垫上方；以及
使用高密度等离子化学气相沉积，沉积一第一钝化层直接位于该介电层的上方，其中该第一沉积制程与高密度等离子化学气相沉积不同，且该介电层的一厚度足以避免在沉积该第一钝化层所产生的电荷到达该导电垫。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230021655A1 (en) * 2021-07-22 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW428276B (en) * 1999-01-18 2001-04-01 United Microelectronics Corp Method for increasing the reliability of gate oxide layer
TW434695B (en) * 1999-09-03 2001-05-16 United Microelectronics Corp Apparatus for preventing a wafer from plasma induced damage
TW486777B (en) * 2001-03-26 2002-05-11 United Microelectronics Corp Manufacturing method of dielectric layer
TWI228791B (en) * 2004-04-27 2005-03-01 Taiwan Semiconductor Mfg Stacked dielectric layer suppressing electrostatic charge buildup and method of fabricating the same
JP2008198670A (ja) * 2007-02-09 2008-08-28 Matsushita Electric Ind Co Ltd 半導体装置
US7449785B2 (en) * 2006-02-06 2008-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Solder bump on a semiconductor substrate
US7839006B2 (en) * 2004-12-29 2010-11-23 Dongbu Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
US8129267B2 (en) * 2008-03-21 2012-03-06 International Business Machines Corporation Alpha particle blocking wire structure and method fabricating same
CN102683321A (zh) * 2011-02-25 2012-09-19 台湾积体电路制造股份有限公司 防止超厚金属上钝化层的破裂
CN102856279A (zh) * 2011-06-28 2013-01-02 台湾积体电路制造股份有限公司 用于晶圆级封装的互连结构
CN103187394A (zh) * 2011-12-29 2013-07-03 台湾积体电路制造股份有限公司 具有无源器件的封装件及其形成方法
CN103915401A (zh) * 2013-01-07 2014-07-09 台湾积体电路制造股份有限公司 封装结构中的细长凸块结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8629053B2 (en) * 2010-06-18 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma treatment for semiconductor devices
KR101909203B1 (ko) * 2011-07-21 2018-10-17 삼성전자 주식회사 멀티-채널 패키지 및 그 패키지를 포함한 전자 시스템
US9905524B2 (en) * 2011-07-29 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures in semiconductor device and packaging assembly
US20130099371A1 (en) * 2011-10-21 2013-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having solder jointed region with controlled ag content
US9305856B2 (en) * 2012-02-10 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure AMD method of forming same
US9362243B2 (en) * 2014-05-21 2016-06-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device and forming the same

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW428276B (en) * 1999-01-18 2001-04-01 United Microelectronics Corp Method for increasing the reliability of gate oxide layer
TW434695B (en) * 1999-09-03 2001-05-16 United Microelectronics Corp Apparatus for preventing a wafer from plasma induced damage
TW486777B (en) * 2001-03-26 2002-05-11 United Microelectronics Corp Manufacturing method of dielectric layer
TWI228791B (en) * 2004-04-27 2005-03-01 Taiwan Semiconductor Mfg Stacked dielectric layer suppressing electrostatic charge buildup and method of fabricating the same
US7839006B2 (en) * 2004-12-29 2010-11-23 Dongbu Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
US7449785B2 (en) * 2006-02-06 2008-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Solder bump on a semiconductor substrate
JP2008198670A (ja) * 2007-02-09 2008-08-28 Matsushita Electric Ind Co Ltd 半導体装置
US8129267B2 (en) * 2008-03-21 2012-03-06 International Business Machines Corporation Alpha particle blocking wire structure and method fabricating same
CN102683321A (zh) * 2011-02-25 2012-09-19 台湾积体电路制造股份有限公司 防止超厚金属上钝化层的破裂
CN102856279A (zh) * 2011-06-28 2013-01-02 台湾积体电路制造股份有限公司 用于晶圆级封装的互连结构
CN103187394A (zh) * 2011-12-29 2013-07-03 台湾积体电路制造股份有限公司 具有无源器件的封装件及其形成方法
CN103915401A (zh) * 2013-01-07 2014-07-09 台湾积体电路制造股份有限公司 封装结构中的细长凸块结构

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