JP2014072526A - 新規なmxツーmx−2のシステム及び方法 - Google Patents

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Abstract

【課題】 集積回路ダイ内の改良した金属相互接続技術を提供する。
【解決手段】 集積回路ダイ内に積層された3つの金属層で複数個の金属トラックを形成する。中間の金属層の金属トラックの周りに保護誘電体層を形成する。該保護誘電体層はハードマスクとして作用して、該中間の金属層の上方及び下方の金属層内の金属トラック間にコンタクトビアを画定する。
【選択図】 図16

Description

本発明は集積回路デザインの分野に関するものであって、更に詳細には、集積回路ダイ内の金属相互接続に関するものである。
集積回路技術が継続して一層小さな技術ノードへスケールダウンするに従い、バックエンドオブライン(back end of the line)接続は非常に挑戦的となり且つ実現するために複雑となる。更に一層小さな相互接続特徴部を与えるためにダブルパターニング(double patterning)等の複雑なパターニングが使用される。集積回路ダイ内のビア及びメタルラインが一層小さくなり且つ一層近くなるに従い、集積回路内において多くの問題が発生する場合がある。これらの問題は、集積回路の寿命期間中におけるエレクトロマイグレーション及び時間依存性絶縁破壊のみならず、製造期間中におけるフォトリソグラフィのアライメントにおける困難性を包含する場合がある。
本発明は以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良された半導体製造技術を提供することを目的とする。
1実施例は、集積回路ダイにおける金属相互接続部を形成する方法である。第1金属トラックを第1金属層から集積回路ダイの基板上に形成する。該基板及び該第1金属層の上に第1誘電体層を形成する。該第1誘電体層の上に第2金属トラックを形成し且つ各々を保護誘電体被覆内に封止させる。該第1誘電体層上及び該保護被覆上に第2誘電体層を形成する。該第1及び第2誘電体層は該保護誘電体被覆に関して選択的にエッチング可能である。
次いで、第2誘電体層をパターン処理し且つエッチングして第2及び第3誘電体層を介して第1金属トラックへのコンタクトビアを形成する。第1及び第2誘電体層内にビアを開口するために使用される該マスクのパターン処理された特徴部は比較的大きい。何故ならば、第2金属トラック上の保護被覆は該ビアを形成するためのマスクとして作用し、該保護被覆は該ビアを開口させるエッチャントによってエッチされないからである。従って、第2金属トラック上方の第2誘電体層内に大きな開口を形成することが可能であるが、該ビアは第2金属トラックの側部上でのみ形成され且つフォトリソグラフィマスクの比較的大きな特徴部にも拘らずに小さいものである。この様に、第1及び第2誘電体層を貫通して第1金属トラックへのビアが形成される。
次いで、該ビア内及び第2誘電体層及び保護層にわたって導電性物質をデポジットさせる。次いで、第2誘電体層にわたり該導電性物質を除去して、充填したビアの導電性プラグと一体的なパターン処理した第3金属トラックを残存させる。
本書に開示した原理に基いて誘電体層上の第1金属層から形成した金属トラックを具備する集積回路ダイの断面図。 第1金属層にわたり第2誘電体層が形成されている集積回路ダイの断面図。 第2誘電体層内に形成した開口を有している集積回路ダイの断面図。 第2誘電体層内の開口内に保護誘電体層を有している集積回路ダイの断面図。 第2誘電体層の開口内の保護誘電体層上に形成されている金属バリアを有している集積回路ダイの断面図。 第2誘電体層内の開口を充填している第2金属層を有している集積回路ダイの断面図。 第2金属層の第2金属トラックを画定するために第2金属層が平坦化された後の集積回路ダイの断面図。 第2金属トラックの厚さが減少された後の集積回路ダイの断面図。 第2誘電体層及び第2金属トラックの上側に保護誘電体層を有している集積回路ダイの断面図。 第2誘電体層及び保護誘電体層を平坦化させた後の集積回路ダイの断面図。 第2誘電体層及び第2金属トラックの上側に第3誘電体層を有している集積回路ダイの断面図。 第3誘電体層内に開口を形成した集積回路ダイの断面図。 第3誘電体層及び第2誘電体層内に更なる開口を形成した集積回路ダイの断面図。 第2及び第3誘電体層内の開口内に金属バリア層を有している集積回路ダイの断面図。 第2及び第3誘電体層内の開口を充填している第3金属層を有している集積回路ダイの断面図。 第3金属トラックを画定するために第3金属層を平坦化させた集積回路ダイの断面図。
図1は半導体基板30及び誘電体層33を包含している集積回路ダイ20の断面図である。基板30内にトランジスタ31が形成されている。基板30上には金属トラック32が形成されている。各金属トラック32は薄いバリア層34によってライニングされている。金属トラック及び誘電体層33は誘電体キャッピング層36によって被覆されている。
誘電体層33は図1においては単一の層として示してあるが、実際には、誘電体層33は、トランジスタ31が形成されている半導体基板30の上に設置される導電層及び誘電層を包含している場合がある。図示されていないが、付加的な金属トラック、ビア、及び信号ラインが金属トラック32下側で誘電体層33内に形成される場合がある。金属トラック32は導電性の信号担持ラインであって、それは信号が集積回路ダイ20を介して通過されることを可能とするものであって、トランジスタ31へ及びコンタクトパッド、半田ボール、又はリード等の集積回路ダイ20外側の金属コンタンクトへ信号を通過させることを包含している。図1に例示したような集積回路ダイ20においては、図示されていない多数のコンポーネントが存在する場合があり、それらは第1金属層の第1金属トラック32の下側にある。トラック32は第1金属層内に形成されるものとして説明したが、第1金属層の下側にはより多くの金属層が存在する場合があることが理解される。金属トラック32は、半導体基板内に形成されているトランジスタ31の間の及び集積回路ダイ20外側のコンポーネントとの接続を可能とさせる。
1実施例においては、基板30は、二酸化シリコン層、低k誘電体層、窒化シリコン層、又は半導体基板30上のその他の適宜の誘電体層、を包含している。半導体基板30は、例えば、その中又は上にトランジスタ31を形成することが可能なシリコン又は別の適宜の半導体層である。
1例においては、金属トラック32は銅から形成される。バリア層34はチタン、窒化チタン、タンタル、窒化タンタル、又はその他の適宜のバリア層からなる1個以上の層である。金属トラック32は、例えば、60〜100nmの厚さである。金属トラック32は32nm、20nm、又は実現される最小寸法及び技術ノードに依存して任意の適宜の距離だけ離隔されている。多くの集積回路において、金属トラックは、銅のライン及びビアを処理する上で困難性があるので、アルミニウム又はアルミニウム銅から形成する。しかしながら、技術ノードが一層小さな寸法へ減少するに従い、その高い導電性及びその他のパラメータのために集積回路ダイにおける金属トラック及びビアに対しては銅が好適である。金属トラック、ビア、及びバリア層に対しては任意の適宜の金属を使用することが可能である。
キャッピング層36は、例えば、窒化シリコン又は、好適には、炭素を含む窒化シリコンである。キャッピング層36は200〜500Åの厚さである。図1に示した特徴部に対してはその他の適宜の物質及び寸法を使用することが可能である。
図2において、キャッピング層36の上には第1金属間誘電体層38がデポジット即ち付着されている。第1金属間誘電体層38は、例えば、600〜1500Åの厚さのナノ多孔性誘電体層である。集積回路ダイの特徴部の寸法が継続して縮小するに従い、集積回路の導電性特徴部間の容量が増加し始める。例えば、集積回路ダイ20内に形成した金属トラックの間、又は集積回路ダイ20内に形成した金属トラック及びビアの間の容量は、特徴部の間の距離が減少するに従い、増加する。集積回路の導電性特徴部の間の容量は、又、それらの間の物質の誘電率に比例する。そのために、第1金属間誘電体層38は低k誘電体層である。このことは、金属間誘電体層38の誘電率は比較的小さいことを意味している。このことは、第1金属間誘電体層38内又は上又は下に形成される特徴部の間の容量を減少させることに寄与する。金属間誘電体層38は、例えば、多孔性二酸化シリコン又はその他の多孔性物質などの多孔性絶縁体とすることが可能である。代替的に、第1金属間誘電体層38は多孔性誘電体層以外の物質とすることが可能であるが、尚且つ非常に低い誘電率を有する物質から形成される。
図3において、第1金属間誘電体層38をパターン処理し且つエッチして第1金属間誘電体層38内にトレンチ40を開口させている。第1金属間誘電体層38はキャッピング層36に到達するまでエッチされるものではない。その代わりに、金属間誘電体層38はある深さへ選択的にエッチするために時間に基いた制御を使用してエッチされる。図3におけるトレンチ40の深さは、例えば、600Åである。第1金属間誘電体層38におけるトレンチ40は反応性イオンエッチを使用して開口させることが可能である。反応性イオンエッチの深さを制御する時間を基礎とした制御は、例えば、段差高さ前進型プロセス制御(step height advanced process control)である。この様な前進型プロセス制御はエッチが特定の深さへ進行しそれより更に進行することが無いことを可能とする。図3におけるトレンチ40は、例えば、64nmの幅である。トレンチ40に対して多くのその他の適宜の寸法を集積回路ダイ20の所望のパラメータに基いて選択することが可能である。更に、上述したもの以外のエッチング技術を使用して所望により同一の又は類似した結果を達成することが可能である。
図4において、第1金属間誘電体層38の上及びトレンチ40の中に保護誘電体層42をデポジットさせる。保護誘電体層42は第1金属間誘電体層38に関して高いエッチ選択性を有している。保護誘電体層42は、又、第1金属間誘電体層38に関して高いエッチ選択性を維持しながら、可及的に低いK値を有している。保護誘電体層42は、例えば、300〜500Åの厚さである。1実施例において、保護誘電体層42は層36と同一の物質であり、例えば、窒化シリコンであるか、又は、好適には、炭素を含んだ窒化シリコン膜である。窒化シリコン膜内の炭素は、金属間誘電体層38に関してのエッチ選択性を改善すると共に、その膜の堅牢性を増加させる。保護誘電体層42は、プラズマエンハンスト化学蒸着又は低圧化学蒸着などの化学蒸着プロセスによってデポジットさせることが可能である。層42は、好適実施例においては、38よりも一層高い密度のものであり、且つ高密度化学蒸着プロセスを使用することが可能である。代替的に、保護誘電体層42はその他の適宜の方法又はプロセスを使用して形成することが可能である。
図5において、第1金属トラック32の選択したものへ接続してビアが形成されるように保護誘電体層42をパターン処理し且つエッチする。保護誘電体層42を開口させた後に、第1金属間誘電体層38を保護誘電体層42内の開口下側をエッチして第1金属トラック32へ接続するビアを形成する。
1例においては、第1金属トラック32への開口はマスク層として光学的平坦化層を使用することによって形成する。第1金属トラック32へ接続するビアを包含する開口40を形成するためにその他の適宜のリソグラフィ又はフォトリソグラフィ技術を使用することが可能である。
ビアを形成した後に、薄いバリア層46を保護誘電体層42上及びトレンチ40内及び露出されている第1金属トラック32と接触してデポジットさせる。バリア層46は、例えば、チタン、窒化チタン、タンタル、又は窒化タンタルの1個以上の層である。代替的に、バリア層46を形成するためにその他の適宜の物質を使用することが可能である。バリア層46は、又、爾後にデポジットされる金属層に対する接着層として作用する。バリア層46は、例えば、80Åの厚さである。
代替的な実施例においては、保護誘電体層42をトレンチ40内側部上及び第1金属トラック32の露出部分上にデポジットさせる。次いで、保護誘電体層42を第1金属ライン32の露出部分から除去する。次いで、バリア層46を保護誘電体層42の上に形成する。この様にして、第1金属間誘電体層38はバリア層46から離隔される。
図6において、導電層48の厚い層をバリア層46上及びトレンチ40内にデポジットする。導電層48はトレンチ40を充填し且つ第1金属間誘電体層38の上部表面の上方を延在する。導電層48はバリア層46および第1金属トラック32の露出部分と直接接触している。
導電物質48は、例えば、好適には銅である第1金属トラック32と同じ物質である。しかしながら、導電物質48に対してその他の適宜の物質を使用することが可能である。導電物質は電気鍍金プロセスを使用して形成することが可能である。特に、導電物質48は無電極及び電気鍍金プロセスの結合によってデポジットさせることが可能である。その他の適宜のプロセスを使用して導電物質48を形成することが可能である。
図7において、保護誘電体層42から過剰な導電物質を除去するために平坦化ステップが行われている。この平坦化ステップは、例えば、保護誘電体層42上で停止する形態とされている化学的機械的平坦化ステップである。これは、個別的な金属トラック50を形成する一方過剰な導電物質を除去する効果を有している。第2金属トラック50は前に形成したビア49によって第1金属トラック32へ接続されている。導電物質48は、ビア49用のプラグ及び導電性トラック50の両方を形成する。従って、第2金属トラック50はメタル2層内に形成される。導電性トラック50は側部及び底部が保護誘電体層42によって被覆されている。第2金属トラック50は、第1金属トラック32に対してコンタクトがなされる底部部分上のみが非被覆状態である。
図8において、第2金属トラック50の一部が除去される。1例においては、第2金属トラック50の15nmと35nmとの間の厚さが除去される。第2金属トラック50の上部物質の除去は、例えば、保護誘電体層42よりも一層早く第2金属トラック50をエッチする化学的機械的平坦化プロセスによって行うことが可能である。代替的に、反応性イオンエッチを実施することが可能であり、それも保護誘電体層42よりも一層早く銅をエッチする。この様に、第2金属トラック50からの物質は、マスクを使用すること無しに保護誘電体層42に関して選択的に除去することが可能である。即ち、CMPによりなされるか又は反応性イオンエッチングによりなされるかに拘らずに、マスクが使用されることは無く、且つそのエッチングプロセスは保護誘電体層42よりも第2金属トラック50を一層迅速にエッチするので、図8に示した構成は該エッチプロセスの後においても残存する。このことはトレンチ51を金属トラック50の上方に形成されたままとする。
図9において、保護誘電体層52を金属トラック50上及びトレンチ51内及び保護誘電体層42上にデポジットさせる。.保護誘電体物質52は、好適には、保護誘電体層42と同じ物質であるが、異なるものとすることも可能であり又は付加的な層とすることも可能である。第2金属トラック50は第1金属トラック32よりも一層大きいものとして示してあるが、代替的には、第2金属トラック50は第1金属トラック32と同じ寸法又はそれよりも一層小さくすることが可能である。
図10において、平坦化プロセスを行って第1金属間誘電体層38の上部から余分な保護誘電体物質を除去する。その平坦化プロセスの1例は第1金属間誘電体層38において停止するような形態とされている化学的機械的平坦化プロセスである。これは、誘電体封止層53で封止されている第2金属ライン50を残存させる。前述した如く、第1金属間誘電体層38は、第2金属トラック50を封止している誘電体封止層53に関して選択的にエッチング可能である。
金属トラック50を誘電体封止層53内に封止させることは、メタルライン、誘電体層、及びビアの寸法の更なるダウンスケーリングの場合に発生する問題の幾つかを回避することに寄与する。例えば、低K誘電体層又は通常の誘電体層によってのみ封止されているメタルラインにおいては、金属トラックから誘電体物質内への金属原子のエレクトロマイグレーションの問題が発生する。このことは集積回路において深刻な問題を発生する場合がある。例えば、金属トラックが銅から構成されており且つ銅原子が多孔性の低K誘電体内に移動する場合には、金属トラックの品質が低下するのみならず、銅原子は金属トラックから多孔性の誘電体物質を介して敏感な区域内に移動する場合がある。誘電体封止層53はこの問題を防止することに寄与する。
集積回路ダイ20のコンポーネントのダウンスケーリングの場合に発生することのある別の問題は時間依存性絶縁破壊である。電流が金属トラックを介して担持されるので、その金属トラックを取り囲んでいる誘電体物質に損傷が発生する場合がある。このことは前述した如くレベル間誘電体層として使用される低K誘電体物質に対して特にそうである。
金属トラックを高密度絶縁性誘電体封止層53内に封止することは、集積回路ダイ20を時間依存性絶縁破壊から保護する。誘電体封止層53内に封止されている金属ラインは一層高い電圧を担持することが可能である。このことは集積回路ダイ20の利用範囲を拡大させることを可能とする。この様な集積回路ダイ20は低電圧及び高電圧の両方の適用例において使用することが可能である。
誘電体封止層53は比較的薄い層であり、約200〜500Åの厚さである。誘電体封止層53は薄く且つ堅牢であるので、一層厚い低K誘電体物質が金属トラック50の間の空間を充填することが可能であり、それにより時間依存性絶縁破壊及びエレクトロマイグレーションに対しての堅牢な隔離を与えると共に、低K誘電体物質の低い容量という利点を提供している。
図11において、第1金属間誘電体層54が第1金属間誘電体層38上及び絶縁物質52上にデポジットされている。第2金属間誘電体層54も低K誘電体層又はその他の適宜の誘電体層である。第2金属間誘電体層は誘電体封止層53に関して選択的にエッチ可能である。第2金属間誘電体層は、シリコン酸化物層、多孔性誘電体層、又はその他の適宜の誘電体層等の複数の層を包含することが可能である。金属間誘電体層54は、例えば、1000Åの厚さである。
図12において、第2金属間誘電体層54はパターン処理され且つエッチされて幅広のトレンチ56を開口させる。該トレンチの深さは、例えば、500Åである。トレンチ56は各々第1金属トラック50の内の一つにわたり配置される。トレンチ56は各々夫々の第2金属トラック50の端部を越えて横方向に延在している。トレンチ56は反応性イオンエッチ、ウエットエッチ、又は前述したような任意のその他の適宜のプロセスを使用して開口させることが可能である。
図13において、トレンチ56は更にエッチされて第1及び第2金属間誘電体層38,54を介して第1金属ライン32とコンタクトするビアを開放する。ビア58のアライメントは容易に達成される。何故ならば、第2金属トラック50を取り囲んでいる誘電体封止層53は第1及び第2金属間誘電体層38,54をエッチするエッチャントに対してマスク又はエッチストップとして作用するからである。形成すべき相互接続用のビアのタイプに依存して、このことは、エキストラなマスクに対する必要性を取除くか又はアライメント条件を著しく減少させることが可能である。何故ならば、ビア58は誘電体封止層53と自己整合されるからである。例えば、一つの代替的実施例においては、トレンチ56を形成するために使用したのと同じマスクを第1金属層32に到達するために誘電体層38を介してエッチするために使用する。トレンチ56を形成するためのエッチは金属層32に到達する迄継続して行われる。1実施例においては、そのエッチは第2金属間誘電体層54の一部が誘電体封止層53上に残存させる。代替的に、第2金属間誘電体層54は誘電体封止層53から完全に除去することが可能である。
図14において、ビア58の壁上にバリア層60をデポジットさせる。従って、バリア層60は第1及び第2金属間誘電体層と接触している。バリア層60は第1金属トラック32の露出部分と接触している。前述した如く、バリア層60はチタン又はチタン、窒化チタン、タンタル、及び窒化タンタルの組合せ、又はバリア層用の任意のその他の適宜の物質とすることが可能である。
図15において、導電物質62をビア58内にデポジットする。導電物質62は第2金属間誘電体層54上のバリア層60上にある。導電物質62は非常に厚い層で与えられ、それは第1金属間誘電体層54の高さを越えている。導電物質62は好適には銅である。しかしながら、集積回路の寸法及びその他の考慮事項に基いてその他の適宜の導電物質を使用することが可能である。1実施例においては、導電物質62は第1金属トラック32及び第2金属トラック50と同じ物質である。代替的に、導電物質62は第1金属トラック32及び第2金属トラック50とは異なる物質とすることが可能である。導電物質62は電気鍍金プロセス又は電解及び電気鍍金プロセスの組合せ又は任意のその他の適宜の態様で与えることが可能である。
図16において、平坦化プロセスが前述した如くに行われる。この平坦化プロセスは導電物質62の過剰な部分、金属間誘電体層54及びバリア層60の一部、を除去する。化学的機械的平坦化プロセスは時限プロセスとすることが可能であり、又は第2金属トラック50の上にある第2金属間誘電体層54の、例えば、中間部分上で停止する形態とさせることが可能である。この様に、別個の第3金属トラック66が形成される。第3金属トラック66は第1金属トラック32へビアによって接続される。従って、ビアを充填し且つ第3金属トラック66を形成するために単一のプロセスが使用される。このことはフォトリソグラフィ条件を緩和させ、フォトリソグラフィステップ数を減少させ、金属デポジションステップ数を減少させ、エレクトロマイグレーション及び時間依存性絶縁破壊に対する保護を改善させることを可能とする。
第3金属トラック66を形成した後に、集積回路ダイ20内で使用すべき金属層の数に従って更なる金属層を形成するために、図1〜16に関連して説明したプロセスを繰り返すことが可能である。
集積回路ダイを形成するための既知のプロセスに従って第3金属トラック66上に更なる誘電体層を形成することが可能である。結局のところ、第3金属トラック66上にパッシベーション層を形成することが可能であり、集積回路ダイ20内のビア及び金属トラックを介してトランジスタ31への接続を与えるために該パッシベーション層上にコンタクトパッドを形成することが可能である。最後に、集積回路をモールディング物質内に封止することが可能であり、且つ集積回路ダイを回路ボード上又はその他の適宜の位置等の電子コンポーネント内に据え付けることが可能であるように、コンタクトパッドへ結合された半田ボール、リード、又はピンを設けることが可能である。集積回路ダイを形成するための多くのプロセス及び構成は本書においては詳細には説明していない。その様なその他のプロセス及び構成は当業者に既知であるか、又は本開示に鑑みて実現することが可能なものだからである。
図1〜16に関連して説明したプロセス及び構成は例示として与えられているものである。その他のタイプの物質、厚さ、幅、構成、及びパターンを本開示の原理に従って使用することは可能である。この様な代替的実施例の全ては本発明の技術的範囲内に入るものである。
上述した種々の実施例は更なる実施例を与えるために結合させることが可能である。本明細書中に参照した米国特許、米国特許出願公開、米国特許出願、外国特許、外国特許出願及び非特許刊行物の全ては引用によりその全体が本明細書に取り込まれるものである。実施例の側面は、更なる実施例を与えるために種々の特許、出願及び刊行物の概念を使用するために必要である場合には、修正することが可能である。
上述した説明に鑑みてこれら及びその他の変更を実施例に対して行うことが可能である。一般的に、特許請求の範囲において使用される用語は本明細書及び図面に開示された特定の実施例に制限するように解釈されるべきではなく、均等物の全範囲と共に、全ての可能な実施例を包含するように解釈されるべきである。従って、特許請求の範囲は本開示によって制限されるものではない。
以上、本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの具体的実施の態様に制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに種々の変形が可能であることは勿論である。
20:集積回路ダイ
30:半導体基板
32:金属トラック
33:誘電体層
34:バリア層
36:誘電体キャッピング層
38:第1金属間誘電体層
40:トレンチ
42:保護誘電体層
46:薄いバリア層
48:導電層
50:第2金属トラック
51:トレンチ
52:保護誘電体層
53:誘電体封止層
54:第2金属間誘電体層
56:幅広トレンチ
60:バリア層
62:導電物質
66:第3金属トラック

Claims (19)

  1. 半導体基板の上側に第1金属トラックを形成し、
    該第1金属トラック上に第1金属間誘電体層を形成し、
    該第1金属間誘電体層の上側に第2金属トラックを形成し、
    該第2金属トラックを誘電体封止層内に封止し、
    該第1金属間誘電体層の上側に第2金属間誘電体層を形成し、該第1及び第2金属間誘電体層は該誘電体封止層に関して選択的にエッチング可能であり、
    該第1及び第2金属間誘電体層を介して該第1金属トラックへビアをエッチングし、該誘電体封止層が該ビアの幅寸法の内の一つを決定する少なくとも1個の側壁を形成している、
    ことを包含している方法。
  2. 請求項1において、
    該ビア内に導電性プラグを形成する、
    ことを包含している方法。
  3. 請求項2において、
    該導電性プラグ上に第2金属トラックを形成する、
    ことを包含している方法。
  4. 請求項3において、該導電性プラグ及び該第3金属トラックを形成することが、
    該ビア内及び該第2金属間誘電体層上に導電物質をデポジットし、
    該第2金属間誘電体層の上部表面から該導電物質を除去する、
    ことを包含している方法。
  5. 請求項3において、
    該導電性プラグが該第3金属トラックの内の一つを該第1金属トラックの内の一つへ電気的に接続させる、
    方法。
  6. 請求項1において、
    該誘電体封止層が窒化シリコンを包含している、
    方法。
  7. 請求項6において、
    該誘電体封止層が炭素を含んでいる、
    方法。
  8. 請求項1において、
    該第1金属間誘電体層が多孔性誘電体層である、
    方法。
  9. 請求項1において、
    該誘電体封止層が50nm未満の厚さである、
    方法。
  10. 基板、
    該基板上の第1金属トラック、
    該基板及び該第1金属トラック上の第1金属間誘電体層、
    該第1金属間誘電体層上の第2金属トラック、
    該第2金属トラックを封止している誘電体封止層、
    該第1金属間誘電体層及び該誘電体封止層の上の第2金属間誘電体層、
    該第1及び第2金属間誘電体層内のビア、
    を有しており、該第1及び第2金属間誘電体層は該誘電体封止層に関して選択的にエッチ可能であり、該誘電体封止層が該ビアの幅を画定する装置。
  11. 請求項10において、
    該ビア内の導電性プラグ、
    を有している装置。
  12. 請求項11において、
    該誘電体封止層上の第3金属トラック、
    を有しており、該第3金属トラックが該導電性プラグによって該第1金属トラックへ電気的に結合されている装置。
  13. 請求項14において、
    該第3金属トラックが該導電性プラグと同一の物質からなる、
    装置。
  14. 請求項13において、
    該第3金属トラックが該導電性プラグと一体的である、
    装置。
  15. 請求項14において、
    該導電性プラグ及び該第3金属トラックが銅を含んでいる、
    装置。
  16. 基板上に複数個の第1金属トラックを形成し、
    該基板及び該第1金属トラック上に第1誘電体層を形成し、
    該第1誘電体層上に第2金属トラックを形成し、
    該第2金属トラックの上部及び側部を誘電体保護層内に被覆し、
    該第1誘電体層上及び該誘電体保護層上に第2誘電体層を形成し、該第1及び第2誘電体層は該誘電体保護層に関して選択的にエッチ可能であり、
    各々が夫々の第1金属トラックとコンタクトするために該第2金属トラックの両側で該第1及び第2誘電体層内に第1及び第2ビアをエッチングし、該誘電体保護層が該第1及び第2ビアの夫々の幅を画定する、
    ことを包含している方法。
  17. 請求項16において、
    該第2金属トラックにわたり該第2誘電体層をエッチングし、該第2誘電体層の一部が該誘電体保護層上に残存し、
    該第1及び第2誘電体層内に該第1及び第2ビアをエッチングし、該誘電体保護層が該第1及び第2ビアの幅を画定するためのマスクとして作用する、
    ことを包含している方法。
  18. 請求項17において、
    該第1及び第2ビア内及び該誘電体保護層にわたり導電物質をデポジットし、
    該誘電体保護層上の該第2誘電体層の残存部分上方の該導電物質を除去し、該第2誘電体層の該残存部分がその各々が該第1及び第2ビアによって夫々の第1金属トラックへ電気的に結合されている2個の第2金属トラックを画定する、
    ことを包含している方法。
  19. 請求項18において、
    該導電物質が銅である、
    方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8062971B2 (en) * 2008-03-19 2011-11-22 Infineon Technologies Ag Dual damascene process
US9018092B2 (en) * 2012-09-27 2015-04-28 Stmicroelectronics, Inc. Encapsulated metal interconnect
US10319630B2 (en) 2012-09-27 2019-06-11 Stmicroelectronics, Inc. Encapsulated damascene interconnect structure for integrated circuits
US20140197519A1 (en) * 2013-01-17 2014-07-17 Qualcomm Incorporated Mim capacitor and mim capacitor fabrication for semiconductor devices
US9054164B1 (en) 2013-12-23 2015-06-09 Intel Corporation Method of forming high density, high shorting margin, and low capacitance interconnects by alternating recessed trenches
CN104674162B (zh) * 2015-01-29 2018-06-12 京东方科技集团股份有限公司 一种掩膜板、oled器件封装方法及oled器件
US9659864B2 (en) * 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming self-aligned via with selectively deposited etching stop layer
JP7043773B2 (ja) * 2017-10-03 2022-03-30 株式会社デンソー 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2854494A1 (fr) * 2003-05-02 2004-11-05 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire
US6972253B2 (en) * 2003-09-09 2005-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric barrier layer in damascene structure
US7888742B2 (en) * 2007-01-10 2011-02-15 International Business Machines Corporation Self-aligned metal-semiconductor alloy and metallization for sub-lithographic source and drain contacts
US8669124B2 (en) * 2008-08-20 2014-03-11 Nxp, B.V. Apparatus and method for molecule detection using nanopores
US8637941B2 (en) * 2010-11-11 2014-01-28 International Business Machines Corporation Self-aligned contact employing a dielectric metal oxide spacer
US8685850B2 (en) * 2011-06-13 2014-04-01 Stmicroelectronics, Inc. System and method of plating conductive gate contacts on metal gates for self-aligned contact interconnections
US9018092B2 (en) * 2012-09-27 2015-04-28 Stmicroelectronics, Inc. Encapsulated metal interconnect

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