KR20080089082A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선을 둘러싸는 베리어 금속막의 두께를 감소시키지 않고도 금속배선의 저항을 효율적으로 감소시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상부에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막 상에 희생 버퍼층을 형성하는 단계와, 상기 희생 버퍼층의 일부를 식각하여 상기 베리어 금속막의 일부를 노출시키는 오픈부를 형성하는 단계와, 상기 오픈부 내에 각각 매립되는 금속배선을 형성하는 단계와, 상기 희생 버퍼층을 제거하는 단계와, 상기 금속배선으로 인해 노출된 상기 베리어 금속막을 식각하는 단계와, 이웃하는 상기 금속배선을 서로 절연시키는 절연막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
반도체 소자, 금속배선, 저항, 베리어 금속막, 두께

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 다마신 공법을 이용하는 종래기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 도시한 공정 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
110 : 하부층 111 : 제1 식각정지막
112 : 베리어 금속막 113 : 아모르퍼스 카본막
114 : 제2 식각정지막 115 : 하드마스크
115A : 하드마스크 패턴 116 : 포토레지스트 패턴
117 : 식각공정 118 : 오픈부
119 : 금속배선용 도전막 120 : CMP 공정
119A : 금속배선 121 : 층간절연막
본 발명은 반도체 소자의 금속배선 형성기술에 관한 것으로, 특히 다마신(damascene) 공법을 이용하는 플래시 메모리 소자의 금속배선 형성방법에 관한 것이다.
점차로 고집적화되는 반도체 메모리 소자의 제조 공정에서 금속층을 패터닝(patterning)하여 금속배선을 형성할 경우에는 금속배선 간의 간격이 매우 좁아 이웃하는 금속배선 사이에 절연막을 매립시키는데 어려움이 따른다. 따라서, 근래에는 다마신 공법을 이용하여 금속배선을 형성하고 있다. 이와 같이, 다마신 공법을 이용하는 종래기술에 따른 반도체 소자의 금속배선 형성방법을 도 1a 내지 도 1e를 통해 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 소정의 하부층(10)이 형성된 기판(미도시) 상부에 식각정지막(11)을 형성한 후, 식각정지막(11) 상에 산화막 계열의 층간절연막(12)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 소정의 포토마스크(photomask)를 이용한 노광 및 현상공정을 실시하여 층간절연막(12) 상에 포토레지스트 패턴(13)을 형성한다. 여기서, 포토레지스트 패턴(13)은 다마신 패턴을 형성하기 위한 마스크이다.
이어서, 포토레지스트 패턴(13)을 식각 마스크로 이용한 식각공정(14)을 실시하여 층간절연막(12)을 식각한다. 이러한 식각공정(14) 시에는 식각정지막(11) 상에서 일단 식각이 정지하게 된다. 이로 인해, 식각정지막(11)의 일부를 노출시키는 복수의 오픈부(15)가 형성된다.
이어서, 도 1c에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(13, 도 1b 참조)을 제거한 후, 오픈부(15, 도 1b 참조)를 포함한 층간절연막(12) 상부면 단차를 따라 베리어 금속막(16)을 증착한다. 이때, 베리어 금속막(16)은 금속배선(17A, 도 1e 참조)과 금속배선(17A) 저부의 도전층 간의 접착 특성을 개선시키는 기능을 한다.
이어서, 도 1d에 도시된 바와 같이, 오픈부(15, 도 1b 참조)가 매립되도록 베리어 금속막(16) 상에 금속배선용 도전막(17)을 증착한다.
이어서, 도 1e에 도시된 바와 같이, 평탄화 공정, 예컨대 화학적기계적연마(Chemical Mechanical Polishing, CMP) 공정(18)을 실시하여 금속배선용 도전막(17)을 연마한다. 이로써, 오픈부(15, 도 1b 참조) 내에 매립되어 서로 절연된 복수의 금속배선(17A)이 형성된다.
그러나, 다마신 공법을 이용하는 종래기술에 따른 반도체 소자의 금속배선 형성방법을 적용하게 되면 다음과 같은 문제가 있다. 즉, 금속배선(17A)의 양측벽 및 저부면을 둘러싸고 존재하는 베리어 금속막(16)은 금속배선(17A) 저부의 도전층 과의 접착 특성을 좋게 하는 반면에, 저항이 매우 커 전체적으로 금속배선(17A)의 저항을 증가시키는 문제가 있다.
이때, 저항을 감소시키기 위해서는 금속배선(17A)의 폭을 증가시키고, 이웃하는 금속배선(17A) 사이의 베리어 금속막(16) 두께를 감소시켜야 한다. 그러나, 현재 기술로는 베리어 금속막(16)의 두께를 감소시키는 데에는 한계가 따르므로, 이외에 금속배선(17A)의 저항을 감소시키기 위한 새로운 방법이 필요한 시점이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자의 금속배선을 둘러싸는 베리어 금속막의 두께를 감소시키지 않고도 금속배선의 저항을 효율적으로 감소시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상부에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막 상에 희생 버퍼층을 형성하는 단계와, 상기 희생 버퍼층의 일부를 식각하여 상기 베리어 금속막의 일부를 노출시키는 오픈부를 형성하는 단계와, 상기 오픈부 내에 각각 매립되는 금속배선을 형성하는 단계와, 상기 희생 버퍼층을 제거하는 단계와, 상기 금속배선으로 인해 노출된 상기 베리어 금속막을 식각하는 단계와, 이웃하는 상기 금속배선을 서로 절연시키는 절연막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
본 발명에 있어서, 상기 희생 버퍼층은 아모르퍼스 카본막으로 형성하는 것이 바람직하다. 이때, 상기 희생 버퍼층은 C3H6 가스를 포함한 가스를 이용하여 플 라즈마 방식으로 형성하고, O2 플라즈마를 이용한 스트립 공정을 실시하여 제거한다.
또한, 본 발명에 있어서, 상기 베리어 금속막은 Ti/TiN 적층막 또는 Ti 단일막 또는 TiN 단일막으로 형성하고, 상기 금속배선은 텅스텐 또는 알루미늄으로 형성하는 것이 바람직하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 소정의 하부층(110)이 형성된 기판(미도시) 상부에 제1 식각정지막(111)을 형성한다. 이때, 하부층(110)은 플래시 메모리 소자에 있어서는, 플래시 메모리 셀, 트랜지스터용 게이트 전극, 소스 및 드레인 컨택 플러그 등을 모두 포함할 수 있다.
이어서, 제1 식각정지막(111) 상에 먼저 베리어 금속막(112)을 증착한다. 이때, 베리어 금속막(112)은 Ti/TiN 적층막 또는 Ti 단일막 또는 TiN 단일막을 이용하여 증착한다.
이어서, 베리어 금속막(112) 상에 희생 버퍼층(buffer layer)으로 아모르퍼스 카본막(Amorphous Carbon Layer, ACL)(113)을 증착한다. 이때, 아모르퍼스 카본막(113)은 통상 C3H6 가스를 포함한 가스를 이용하여 플라즈마 방식으로 고온에서 증착한다.
이어서, 아모르퍼스 카본막(113) 상에 제2 식각정지막(114)을 증착한다. 이후, 제2 식각정지막(114) 상에 하드마스크(115)를 형성한다.
이어서, 도 2b에 도시된 바와 같이, 소정의 포토마스크를 이용한 노광 및 현상공정을 실시하여 하드마스크(115, 도 2a 참조) 상에 포토레지스트 패턴(116)을 형성한다. 이때, 포토레지스트 패턴(116)은 다마신 패턴을 형성하기 위한 마스크이다.
이어서, 포토레지스트 패턴(116)을 식각 마스크로 이용한 식각공정(117)을 실시하여 하드마스크(115)를 식각한다. 이로써, 제2 식각정지막(114)의 일부를 노출시키는 하드마스크 패턴(115A)이 형성된다.
이어서, 도 2c에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(116, 도 2b 참조)을 제거한다.
이어서, 하드마스크 패턴(115A)을 식각 마스크로 이용한 식각공정을 실시하여 제2 식각정지막(114) 및 아모르퍼스 카본막(113)을 식각한다. 이로써, 제1 식각정지막(112)의 일부를 노출시키는 복수의 오픈부(118)가 형성된다.
이어서, 도 2d에 도시된 바와 같이, 오픈부(118, 도 2c 참조)가 매립되도록 하드마스크 패턴(115A) 상에 금속배선용 도전막(119)을 증착한다. 이때, 금속배선용 도전막(119)으로는 금속배선용 물질의 대표적인 예인 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 모두 이용할 수 있다.
이어서, 도 2e에 도시된 바와 같이, 평탄화 공정, 예컨대 CMP 공정(120)을 실시하여 도전막(119, 도 2d 참조), 하드마스크 패턴(115A, 도 2d 참조) 및 제2 식각정지막(114, 도 2d 참조)을 연마한다. 즉, 아모르퍼스 카본막(113)을 연마 정지막으로 하는 CMP 공정(120)을 실시하여 아모르퍼스 카본막(113) 상부로 노출된 도전막(119), 하드마스크 패턴(115A) 및 제2 식각정지막(114)을 모두 제거한다. 이로써, 아모르퍼스 카본막(113)을 통해 서로 전기적으로 분리된 복수의 금속배선(119A)이 형성된다.
이어서, 도 2f에 도시된 바와 같이, O2 플라즈마를 이용한 스트립 공정을 실시하여 아모르퍼스 카본막(113, 도 2e 참조)을 제거한다.
이어서, 금속배선(119A)으로 인해 노출된 건식식각공정을 실시하여 베리어 금속막(112)을 식각한다. 이로써, 베리어 금속막(112)은 금속배선(119A) 저부에만 존재하게 된다. 따라서, 이웃하는 금속배선(119A) 사이에는 베리어 금속막(112)이 존재하지 않게 되므로, 기존에 금속배선 사이에 존재하는 베리어 금속막으로 인해 금속배선의 저항이 증가하는 것을 방지할 수 있다.
즉, 기존에 금속배선 사이에 존재하는 베리어 금속막의 두께만큼 금속배선의 폭을 증가시켜, 전체적으로 금속배선의 저항을 현저히 감소시킬 수 있다.
이어서, 도 2g에 도시된 바와 같이, 금속배선(119A) 상에 두꺼운 층간절연막(121)을 증착한다. 이때, 층간절연막(121)은 산화막 계열의 물질을 증착한다.
이어서, CMP 공정을 실시하여 금속배선(119A) 상의 층간절연막(121)을 제거한다. 즉, 금속배선(119A)을 연마 정지막으로 하는 CMP 공정을 실시하여 금속배선(119A) 상으로 노출된 산화막 계열의 물질을 모두 제거한다. 이로써, 이웃하는 금속배선(119A)이 층간절연막(121)을 통해 서로 전기적으로 절연된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 금속배선 형성시 베리어 금속막이 금속배선 저부에만 존재하도록 하고 기존에 금속배선 양측벽에 형성된 베리어 금속막의 두께만큼 금속배선의 폭을 확보함으로써, 베리어 금속막의 두께를 감소시키지 않고도 금속배선의 전체 저항을 감소시킬 수 있다.
이를 통해, 나아가서는 이웃하는 금속배선 간의 캐패시턴스(capacitance)를 감소시켜 소자 특성을 개선시킬 수 있다.

Claims (9)

  1. 기판 상부에 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막 상에 희생 버퍼층을 형성하는 단계;
    상기 희생 버퍼층의 일부를 식각하여 상기 베리어 금속막의 일부를 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부 내에 각각 매립되는 금속배선을 형성하는 단계;
    상기 희생 버퍼층을 제거하는 단계;
    상기 금속배선으로 인해 노출된 상기 베리어 금속막을 식각하는 단계; 및
    이웃하는 상기 금속배선을 서로 절연시키는 절연막을 형성하는 단계
    를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 베리어 금속막을 형성하는 단계 전,
    상기 기판 상부에 제1 식각정지막을 형성하는 단계
    를 더 포함하는 반도체 소자의 금속배선 형성방법.
  3. 제 2 항에 있어서,
    상기 희생 버퍼층을 형성하는 단계 후,
    상기 희생 버퍼층 상에 제2 식각정지막을 형성하는 단계; 및
    상기 제2 식각정지막 상에 하드마스크 패턴을 형성하는 단계
    를 더 포함하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 금속배선을 형성하는 단계는,
    상기 오픈부가 매립되도록 상기 금속배선 상부에 금속배선용 도전막을 형성하는 단계; 및
    화학적기계적연마 공정을 실시하여 상기 금속배선 상부로 노출된 물질을 모두 제거하는 단계
    를 포함하여 이루어지는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 희생 버퍼층은 아모르퍼스 카본막으로 형성하는 반도체 소자의 금속배선 형성방법.
  6. 제 5 항에 있어서,
    상기 희생 버퍼층은 C3H6 가스를 포함한 가스를 이용하여 플라즈마 방식으로 형성하는 반도체 소자의 금속배선 형성방법.
  7. 제 6 항에 있어서,
    상기 희생 버퍼층을 제거하는 단계는,
    O2 플라즈마를 이용한 스트립 공정을 실시하여 이루어지는 반도체 소자의 금속배선 형성방법.
  8. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 베리어 금속막은 Ti/TiN 적층막 또는 Ti 단일막 또는 TiN 단일막으로 형성하는 반도체 소자의 금속배선 형성방법.
  9. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 금속배선은 텅스텐, 알루미늄 또는 구리로 형성하는 반도체 소자의 금속배선 형성방법.
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