JP2006013431A - 半導体装置の配線構造体及びその形成方法 - Google Patents
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Abstract
【解決手段】 この半導体装置は半導体基板100上に配置された層間絶縁膜、前記層間絶縁膜を貫通する第1コンタクト構造体181および第2コンタクト構造体182、前記層間絶縁膜上に配置されて前記第1コンタクト構造体と前記第2コンタクト構造体に連結される金属配線220を具備する。この際、前記第1コンタクト構造体は順次に積層された第1プラグおよび第2プラグ200を含み、前記第2コンタクト構造体は前記第2プラグを含む。
【選択図】 図6B
Description
Claims (34)
- 半導体基板上に配置された層間絶縁膜と、
前記層間絶縁膜を貫通する第1コンタクト構造体と、
前記層間絶縁膜を貫通する第2コンタクト構造体と、
前記層間絶縁膜上に配置されて前記第1コンタクト構造体と前記第2コンタクト構造体に連結される金属配線とを具備し、
前記第1コンタクト構造体は順次に積層された第1プラグ及び第2プラグを含み、
前記第2コンタクト構造体は前記第2プラグを含むことを特徴とする半導体装置の配線構造体。 - 前記層間絶縁膜と前記半導体基板との間に配置されたゲートパターンをさらに含み、
前記ゲートパターンは、前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項1に記載の半導体装置の配線構造体。 - 前記第1プラグは多結晶シリコンからなり、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜とを含み、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなり、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜とを含み、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなることを特徴とする請求項1に記載の半導体装置の配線構造体。 - 前記半導体基板はセルアレイ領域、低電圧領域及び高電圧領域を含み、
前記セルアレイ領域にはセル不純物領域とセルゲートパターンとを具備するセルトランジスタが配置され、
前記低電圧領域には低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタが配置され、
前記高電圧領域には高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタが配置され、
前記セル不純物領域の一部は前記第1コンタクト構造体によって前記金属配線に連結され、
前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンは前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項1に記載の半導体装置の配線構造体。 - 前記低電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結され、
前記高電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。 - 前記高電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結され、
前記低電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。 - 前記低電圧不純物領域及び前記高電圧不純物領域は前記第1コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
- 前記低電圧不純物領域及び前記高電圧不純物領域は前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項4に記載の半導体装置の配線構造体。
- 前記セルゲートパターンは順次に積層された浮遊ゲート電極、ゲート層間絶縁膜及び制御ゲート電極を具備し、
前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成することを特徴とする請求項4に記載の半導体装置の配線構造体。 - セルアレイ領域、低電圧領域及び高電圧領域を含む半導体基板と、
前記セルアレイ領域に配置され、セル不純物領域とセルゲートパターンとを具備するセルトランジスタと、
前記低電圧領域に配置され、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタと、
前記高電圧領域に配置され、高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタと、
前記半導体基板上に配置された金属配線と、
前記セル不純物領域と前記金属配線とを連結する第1コンタクト構造体と、
前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンと前記金属配線を連結する第2コンタクト構造体とを具備し、
前記第1コンタクト構造体は順次に積層された第1プラグ及び第2プラグを含み、
前記第2コンタクト構造体は前記第2プラグを含むことを特徴とする半導体装置の配線構造体。 - 前記第1プラグは多結晶シリコンからなり、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜とを含み、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなり、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜とを含み、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなることを特徴とする請求項10に記載の半導体装置の配線構造体。 - 前記低電圧不純物領域は前記第1コンタクト構造体、または前記第2コンタクト構造体によって前記金属配線に連結され、
前記高電圧不純物領域は前記第1コンタクト構造体、または前記第2コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項10に記載の半導体装置の配線構造体。 - 前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成することを特徴とする請求項10に記載の半導体装置の配線構造体。
- 半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜を貫通する第1コンタクトホールを形成する段階と、
前記第1コンタクトホールの下部領域内に配置される第1プラグを形成する段階と、
前記層間絶縁膜を貫通する第2コンタクトホールを形成する段階と、
前記第1コンタクトホールの上部領域及び前記第2コンタクトホールを満たす第2プラグを形成する段階と、
前記層間絶縁膜上に、前記第2プラグに接続する金属配線を形成する段階とを含むことを特徴とする半導体装置の配線構造体形成方法。 - 前記層間絶縁膜を形成する前に、前記半導体基板の所定領域にセル不純物領域とセルゲートパターンとを具備するセルトランジスタ及び周辺不純物領域と周辺ゲートパターンとを具備する周辺トランジスタを形成する段階をさらに含み、
前記第1コンタクトホールを形成する段階は前記セル不純物領域の一部の所定領域を露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記セルゲートパターン及び前記周辺ゲートパターンの所定領域を露出させる段階を含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記第1コンタクトホールを形成する段階は前記周辺不純物領域の一部の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
- 前記第2コンタクトホールを形成する段階は前記すべての周辺不純物領域の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
- 前記第2コンタクトホールを形成する段階は前記周辺不純物領域の一部の所定領域をさらに露出させる段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
- 前記第1プラグを形成する段階は、
前記層間絶縁膜上に前記第1コンタクトホールを満たす第1導電膜を形成する段階と、
前記層間絶縁膜の上部面が露出されるまで前記第1導電膜をエッチングする段階と、
前記層間絶縁膜の上部面より低くなるように、前記エッチングされた第1導電膜を凹ませる段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記第2プラグを形成する段階は、
前記層間絶縁膜上に前記第1プラグが配置された前記第1コンタクトホール及び前記第2コンタクトホールを満たす第2導電膜を形成する段階と、
前記層間絶縁膜の上部面が露出されるまで前記第2導電膜をエッチングする段階とを含み、
前記第2導電膜は順次に積層された第1防止金属膜と第1金属膜からなることを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記第1プラグは前記第2プラグ及び前記金属配線と異なる導電性物質で形成し、
前記第1プラグは多結晶シリコンで形成して、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜で形成し、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つで形成し、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜で形成し、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つで形成することを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記金属配線を形成する段階は、
前記層間絶縁膜上に第3導電膜を形成する段階と、
前記金属配線が前記第1及び第2コンタクトホールの上部を横切るように前記第3導電膜をパターニングする段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記金属配線を形成する段階は、
前記層間絶縁膜上に鋳型膜を形成する段階と、
前記鋳型膜をパターニングして前記第2プラグの上部面を露出させる配線溝を形成する段階と、
前記鋳型膜上に前記配線溝を満たす第3導電膜を形成する段階と、
前記鋳型膜の上部面が露出されるまで前記第3導電膜をエッチングする段階とを含むことを特徴とする請求項14に記載の半導体装置の配線構造体形成方法。 - 前記セルトランジスタ及び周辺トランジスタを形成する段階は、前記半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタ及び高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタを形成する段階を含むことを特徴とする請求項15に記載の半導体装置の配線構造体形成方法。
- 前記セルトランジスタを形成する段階は順次に積層された浮遊ゲート電極、ゲート層間絶縁膜及び制御ゲート電極を具備する前記セルゲートパターンを形成する段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
- 前記第1コンタクトホールを形成する段階は前記低電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。 - 前記第1コンタクトホールを形成する段階は前記高電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記低電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。 - 前記第1コンタクトホールを形成する段階は前記低電圧不純物領域及び前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
- 前記第2コンタクトホールを形成する段階は前記低電圧不純物領域及び前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項24に記載の半導体装置の配線構造体形成方法。
- 前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成するように形成されることを特徴とする請求項24に記載の半導体装置の配線構造体。
- 半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタ及び高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタを形成する段階と、
前記トランジスタが形成された結果物上に、層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングして前記セル不純物領域の一部を露出させる第1コンタクトホールを形成する段階と、
前記第1コンタクトホールの下部領域内に配置される第1プラグを形成する段階と、
前記層間絶縁膜を再びパターニングして前記セル、低電圧及び高電圧ゲートパターンの所定領域を露出させる第2コンタクトホールを形成する段階と、
前記第1コンタクトホールの上部領域及び前記第2コンタクトホールを満たす第2プラグを形成する段階と、
前記層間絶縁膜上に、前記第2プラグに接続する金属配線を形成する段階とを含むことを特徴とする半導体装置の配線構造体形成方法。 - 前記第1コンタクトホールを形成する段階は前記低電圧不純物領域、または前記高電圧不純物領域をさらに露出させる段階を含み、
前記第2コンタクトホールを形成する段階は前記低電圧不純物領域、または前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項30に記載の半導体装置の配線構造体形成方法。 - 前記第1プラグは前記第2プラグ及び前記金属配線と異なる導電性物質で形成し、
前記第1プラグは多結晶シリコンで形成し、
前記第2プラグは順次に積層された第1防止金属膜と第1金属膜で形成し、前記第1防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第1金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つで形成し、
前記金属配線は順次に積層された第2防止金属膜と第2金属膜で形成し、前記第2防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第2金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つで形成することを特徴とする請求項30に記載の半導体装置の配線構造体形成方法。 - 前記セルトランジスタおよび前記金属配線はNAND型フラッシュメモリのセルアレイ構造を構成するように形成されることを特徴とする請求項30に記載の半導体装置の配線構造体。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019501A (ja) * | 2005-07-07 | 2007-01-25 | Hynix Semiconductor Inc | 半導体素子のビットライン形成方法 |
JP2008091869A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | フラッシュメモリ素子のコンタクト形成方法 |
JP2008103733A (ja) * | 2006-10-20 | 2008-05-01 | Samsung Electronics Co Ltd | 不揮発性メモリー装置及び該形成方法 |
JP2015060895A (ja) * | 2013-09-17 | 2015-03-30 | 株式会社東芝 | 半導体装置 |
KR20210034990A (ko) * | 2019-09-23 | 2021-03-31 | 삼성전자주식회사 | 안테나 임피던스를 매칭하기 위한 전자 장치 및 그의 동작 방법 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100741882B1 (ko) * | 2005-12-29 | 2007-07-23 | 동부일렉트로닉스 주식회사 | 고전압 소자 및 그 제조방법 |
US7365627B2 (en) * | 2006-03-14 | 2008-04-29 | United Microelectronics Corp. | Metal-insulator-metal transformer and method for manufacturing the same |
KR100854498B1 (ko) * | 2006-09-04 | 2008-08-26 | 삼성전자주식회사 | 펀치쓰루 억제용 불순물 영역을 갖는 선택 트랜지스터들을구비하는 낸드형 플래쉬 메모리 소자 및 그 제조방법 |
KR101099958B1 (ko) | 2007-11-20 | 2011-12-28 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
US8329545B1 (en) * | 2008-12-30 | 2012-12-11 | Micron Technology, Inc. | Method of fabricating a charge trap NAND flash memory |
WO2010082328A1 (ja) * | 2009-01-15 | 2010-07-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
KR101068387B1 (ko) * | 2009-08-05 | 2011-09-28 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 및 그 형성 방법 |
CN104752329B (zh) * | 2013-12-30 | 2017-12-01 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法 |
CN107591335A (zh) * | 2016-07-08 | 2018-01-16 | 北大方正集团有限公司 | 电连接结构的制备方法和集成电路芯片 |
CN108231596A (zh) * | 2018-01-24 | 2018-06-29 | 德淮半导体有限公司 | 半导体结构及其形成方法 |
CN109960438B (zh) * | 2019-03-19 | 2021-04-23 | 京东方科技集团股份有限公司 | 基板及其制作方法、触控显示装置 |
CN112968056B (zh) * | 2021-02-23 | 2023-11-03 | 长江存储科技有限责任公司 | 半导体结构及其制造方法 |
CN115706063A (zh) * | 2021-08-09 | 2023-02-17 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000156480A (ja) * | 1998-09-03 | 2000-06-06 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2001102551A (ja) * | 1999-09-27 | 2001-04-13 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2002353334A (ja) * | 2001-05-24 | 2002-12-06 | Sony Corp | 半導体装置およびその製造方法 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960012303B1 (ko) * | 1992-08-18 | 1996-09-18 | 삼성전자 주식회사 | 불휘발성 반도체메모리장치 및 그 제조방법 |
US5654589A (en) * | 1995-06-06 | 1997-08-05 | Advanced Micro Devices, Incorporated | Landing pad technology doubled up as local interconnect and borderless contact for deep sub-half micrometer IC application |
JPH1154724A (ja) | 1997-08-06 | 1999-02-26 | Sony Corp | 半導体装置の製造方法 |
JP3220066B2 (ja) | 1997-09-22 | 2001-10-22 | 九州日本電気株式会社 | 半導体装置およびその製造方法 |
JP3878724B2 (ja) * | 1997-10-14 | 2007-02-07 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
JP3686248B2 (ja) * | 1998-01-26 | 2005-08-24 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
US6479341B1 (en) * | 1998-03-02 | 2002-11-12 | Vanguard International Semiconductor Corporation | Capacitor over metal DRAM structure |
KR100292943B1 (ko) | 1998-03-25 | 2001-09-17 | 윤종용 | 디램장치의제조방법 |
US6083824A (en) * | 1998-07-13 | 2000-07-04 | Taiwan Semiconductor Manufacturing Company | Borderless contact |
US6020255A (en) * | 1998-07-13 | 2000-02-01 | Taiwan Semiconductor Manufacturing Company | Dual damascene interconnect process with borderless contact |
JP4068746B2 (ja) * | 1998-12-25 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
KR100339173B1 (ko) | 1999-05-20 | 2002-06-01 | 포만 제프리 엘 | 디램 칩에서 금속화의 제 1 준위를 형성시키는 방법 |
JP3943294B2 (ja) * | 1999-08-18 | 2007-07-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6291335B1 (en) * | 1999-10-04 | 2001-09-18 | Infineon Technologies Ag | Locally folded split level bitline wiring |
US6352916B1 (en) * | 1999-11-02 | 2002-03-05 | Micron Technology, Inc. | Method of forming plugs in multi-level interconnect structures by partially removing conductive material from a trench |
US6936885B2 (en) * | 2000-01-17 | 2005-08-30 | Samsung Electronics Co., Ltd. | NAND-type flash memory devices and methods of fabricating the same |
KR20010075778A (ko) | 2000-01-18 | 2001-08-11 | 윤종용 | 함몰된 비트라인 콘택 패드를 구비하는 반도체 소자 및 그제조방법 |
KR100331568B1 (ko) * | 2000-05-26 | 2002-04-06 | 윤종용 | 반도체 메모리 소자 및 그 제조방법 |
JP4078014B2 (ja) * | 2000-05-26 | 2008-04-23 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置及びその製造方法 |
DE10042235A1 (de) | 2000-08-28 | 2002-04-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer elektrisch leitenden Verbindung |
KR100338781B1 (ko) * | 2000-09-20 | 2002-06-01 | 윤종용 | 반도체 메모리 소자 및 그의 제조방법 |
KR20020041190A (ko) * | 2000-11-27 | 2002-06-01 | 박종섭 | 반도체 소자의 제조방법 |
KR100363099B1 (ko) * | 2001-01-12 | 2002-12-05 | 삼성전자 주식회사 | 주변회로부의 소오스/드레인 영역에 컨택패드를 갖는반도체 장치의 형성방법 |
US6406968B1 (en) * | 2001-01-23 | 2002-06-18 | United Microelectronics Corp. | Method of forming dynamic random access memory |
JP2002261161A (ja) * | 2001-03-05 | 2002-09-13 | Hitachi Ltd | 半導体装置の製造方法 |
KR100414211B1 (ko) * | 2001-03-17 | 2004-01-07 | 삼성전자주식회사 | 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법 |
US6798038B2 (en) * | 2001-09-20 | 2004-09-28 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device with filling insulating film into trench |
KR20030032650A (ko) | 2001-10-19 | 2003-04-26 | 주식회사 하이닉스반도체 | 다층의 나이트라이드 스페이서를 가진 반도체소자 제조방법 |
US6794238B2 (en) | 2001-11-07 | 2004-09-21 | Micron Technology, Inc. | Process for forming metallized contacts to periphery transistors |
KR20040076300A (ko) * | 2003-02-25 | 2004-09-01 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
JP2005038884A (ja) * | 2003-07-15 | 2005-02-10 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
KR100604920B1 (ko) | 2004-12-07 | 2006-07-28 | 삼성전자주식회사 | 이중 플러그를 갖는 반도체 장치의 제조 방법 |
-
2004
- 2004-06-25 KR KR1020040048119A patent/KR100626378B1/ko active IP Right Grant
- 2004-12-22 US US11/022,240 patent/US7871921B2/en active Active
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2005
- 2005-03-14 JP JP2005071421A patent/JP5037794B2/ja active Active
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- 2005-06-23 CN CNB2005100788415A patent/CN100521185C/zh active Active
-
2011
- 2011-01-10 US US12/987,440 patent/US20110101439A1/en not_active Abandoned
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000156480A (ja) * | 1998-09-03 | 2000-06-06 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2001102551A (ja) * | 1999-09-27 | 2001-04-13 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2002353334A (ja) * | 2001-05-24 | 2002-12-06 | Sony Corp | 半導体装置およびその製造方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019501A (ja) * | 2005-07-07 | 2007-01-25 | Hynix Semiconductor Inc | 半導体素子のビットライン形成方法 |
JP2008091869A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | フラッシュメモリ素子のコンタクト形成方法 |
JP2008103733A (ja) * | 2006-10-20 | 2008-05-01 | Samsung Electronics Co Ltd | 不揮発性メモリー装置及び該形成方法 |
JP2015060895A (ja) * | 2013-09-17 | 2015-03-30 | 株式会社東芝 | 半導体装置 |
KR20210034990A (ko) * | 2019-09-23 | 2021-03-31 | 삼성전자주식회사 | 안테나 임피던스를 매칭하기 위한 전자 장치 및 그의 동작 방법 |
KR102622026B1 (ko) | 2019-09-23 | 2024-01-08 | 삼성전자 주식회사 | 안테나 임피던스를 매칭하기 위한 전자 장치 및 그의 동작 방법 |
US12021553B2 (en) | 2019-09-23 | 2024-06-25 | Samsung Electronics Co., Ltd. | Electronic device for matching antenna impedance and operating method thereof |
Also Published As
Publication number | Publication date |
---|---|
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