JP2002093946A - 半導体装置及び半導体装置の実装構造体 - Google Patents

半導体装置及び半導体装置の実装構造体

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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
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    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
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    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
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    • H01L2924/30—Technical effects
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    • H01L2924/351—Thermal stress
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09381—Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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Abstract

(57)【要約】 【課題】ウエハレベルで製造できる小型の半導体装置に
おいて、半導体素子とプリント回路基板との熱膨張差に
よる歪みに対し、外部端子の信頼性が高く、かつ配線の
静電容量を低減して電気的性能に優れた半導体装置を実
現する。 【解決手段】低弾性で厚い応力緩和層５が半導体素子１
と配線７及びランド６との間に介在することにより半導
体素子１とプリント回路基板１０との熱膨張差による歪
みを吸収して外部端子９の信頼性を向上し、厚い応力緩
和層５が介在することにより配線７と半導体素子１の内
部配線との間の静電容量を低減して電気的性能を向上す
る。応力緩和層５が形成されない素子電極２周囲も、配
線７と半導体素子１との間に絶縁膜４が介在することで
この部分の静電容量を低減する。プリント回路基板１０
側のランド１１が外部端子９内部に突出しランド１１を
小型化することで外部端子９の信頼性をさらに向上し外
部端子９を狭ピッチ化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子に電気
的に接続した外部端子を有する小型の半導体装置と、そ
の半導体装置をプリント回路基板に実装した半導体装置
の実装構造体とに関する。
【０００２】
【従来の技術】近年、携帯端末の普及などにより半導体
装置を搭載した機器の小型軽量化が進む中で、小型化に
対応した半導体装置の開発が必要になっている。そのた
め、半導体装置のサイズを、できるだけ半導体素子のサ
イズに近づけようとする技術がある。このような技術に
よる半導体装置のパッケージを一般にＣＳＰ（チップサ
イズパッケージまたはチップスケールパッケージの略
称）と呼ぶ。ＣＳＰの代表的な構造においては、半導体
素子の面内に金属バンプを配置し、この金属バンプを介
してプリント回路基板に半導体素子が実装される。金属
バンプの材質としては、はんだが最も一般的である。
【０００３】このように、ＣＳＰを基板に実装した実装
構造体では、温度変化が与えられると、半導体素子と基
板との線膨張係数差に起因した熱変形量差が生じ、半導
体素子と基板とに挟まれたはんだバンプに熱歪みが繰り
返し発生して、はんだバンプが疲労破壊してしまう。そ
のため、温度サイクル試験におけるはんだ接続部の寿命
確保が問題となる。はんだの寿命について考慮されたＣ
ＳＰの従来例としては、例えば、特表平６−５０４４０
８号公報において、半導体素子の回路形成面に柔軟材
（エラストマ樹脂）を介して外部端子付きのテープを設
け、外部端子と半導体素子の電極とを電気的に接続した
構造のＣＳＰが記載されている。柔軟なエラストマ樹脂
が変形することにより熱歪みを吸収するため、はんだバ
ンプに発生する歪みを低減し、寿命を向上することがで
きる。また、特開平６−２２４２５９号公報では、スル
ーホールを設けたセラミック基板に半導体素子を搭載
し、セラミック基板の反対面に電極を設け、プリント回
路基板に実装する構造が記載されている。実装するプリ
ント回路基板に比べて線膨張係数が小さいセラミック基
板を介することにより、半導体素子とプリント回路基板
との間の線膨張係数差を吸収し、はんだバンプの寿命を
確保する。半導体素子は一枚のウエハ上に一度に多数形
成されるが、上記のＣＳＰの例は、いずれもウエハから
切り出した後の、一つ一つの半導体素子ごとに加工する
ことを前提としたものである。近年、ウエハの状態のま
まで、多数の半導体素子に対してパッケージングを行う
ことにより、より低コストで、半導体素子と同サイズの
小型の半導体装置を製造するための技術開発が行われて
きている。ウエハ状態のままで製造できるＣＳＰの例
が、日経マイクロデバイス１９９８年４月号「チップサ
イズ実装の本命候補ＣＳＰを安く作る方法が登場」（１
６４ページ〜１６７ページ）に提案されている。この文
献に記載の半導体装置は、半導体素子上に再配線を形成
し、再配線上に約１００μｍの高さの金属製のビヤポス
トを形成し、ビヤポストの周囲を樹脂で封止し、ビヤポ
スト上面にバリヤーメタル層を介して金属バンプを形成
している。封止樹脂が半導体素子とプリント回路基板と
の線膨張係数差を緩和し、金属バンプ接続部に発生する
応力を低減する。また、特開平１１−５４６４９号公報
において開示されている半導体装置では、半導体素子主
面上に、素子電極が配置されている電極配置領域を開口
させた低弾性率層を形成し、低弾性率層上に外部電極と
なるランドを形成し、素子電極の上のパッドとランドと
両者を接続する金属配線とを一体化した金属配線パター
ンが構成され、表面をソルダーレジストで覆い、ランド
上を開口して金属ボールを接合している。上記構成にお
いては、低弾性率層の変形により熱応力を吸収できる。
また、低弾性率層の開口部付近の端部が斜面状になるよ
うに加工されているため、金属配線への応力集中を回避
し、断線を防止できる。また、半導体素子主面上のパッ
ド以外の領域に、半導体素子を保護するためのパッシベ
ーション膜をさらに設けても良い。この従来技術は、十
分に低弾性で厚い低弾性率層を用いれば、上述の封止樹
脂を用いた構造に比べて応力緩和機能が高いと考えられ
る。なお、同様の構造で、半導体素子と低弾性率層との
間に、両者の線膨張係数の間の線膨張係数を有する樹脂
層を介在させることにより、半導体素子と低弾性率層と
の間の剥離を防止する構造について、特開平１１―２０
４５６０号公報に記載がある。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置においては、以下のような問題があると
考えられる。
【０００５】上記特開平１１−５４６４９号公報に記載
の従来の半導体装置では、低弾性率層の弾性変形によっ
て、半導体素子と実装基板との熱膨張差による応力を吸
収するが、これにより金属バンプの信頼性を十分に確保
するには、低弾性率層は十分に厚くする必要があると考
えられる。
【０００６】上記従来の半導体装置においては、厚さは
１０〜１５０μｍであることが望ましいとしている。ま
た、開口部の形成は、低弾性率層を平坦に形成した後
に、例えば、散乱光を用いて露光を行い、開口部の側面
が垂直では無く斜面状になるようにする。
【０００７】しかしながら、こうした加工を、例えば、
厚さ１００μｍ以上の厚い膜に対して行おうとすると、
側面の形状を制御し、また底部の開口端を微細な素子電
極の端部に近い寸法に制御するためには、非常に高精度
な加工技術を要する。
【０００８】この従来における半導体装置をウエハレベ
ルで製造することを考えると、厚い低弾性率層をウエハ
全面に形成した段階で、ウエハが大きく反ってしまい、
反ったウエハ上の全てのチップに対して、上述した高精
度な加工を施すのは困難である。
【０００９】また、ウエハレベルで製造するＣＳＰにお
ける別の課題として、電気的特性の問題がある、ウエハ
レベルで製造する場合、ウエハの反りの問題などから、
あまり厚い樹脂膜を形成しにくいため、パッケージの配
線と半導体素子との間に介在する絶縁層の厚さが薄くな
りやすく、配線容量が大きくなりやすい。
【００１０】配線容量が増大すると、信号線に大きなノ
イズが発生し、デバイスが誤動作する恐れがある。よっ
て、いかにパッケージ配線と半導体素子表面との間の絶
縁層の厚さを確保するかが課題となる。
【００１１】また、特開平１１−２０４５６０号公報記
載の技術は、半導体チップと低弾性率層との間に樹脂層
が介在する半導体装置についてのものであり、半導体チ
ップと低弾性率層との弾性率および線膨張係数の差が大
きいために、両者の界面に応力が集中して、亀裂や剥離
が起こるのを防ぐために、半導体チップと低弾性率層と
の間の弾性率および線膨張係数を有する樹脂膜を介在さ
せて、応力を緩和するというものである。
【００１２】上記特開平１１−２０４５６０号公報記載
の半導体装置における樹脂膜は、素子電極配置領域に開
口部を有し、その開口部端部は、低弾性率層の開口部端
部と比較して、素子電極中央部から見てほぼ同じ位置
か、あるいは遠い位置にあるため、素子電極周囲で配線
がパッシベーション膜上に直接形成されている。
【００１３】このように、配線がパッシベーション膜上
に直接形成されると、パッシベーション膜は、無機の膜
であり厚く形成することは困難であるため、この配線と
パッケージ配線との間の静電容量が大となってしまう。
【００１４】これでは、今後、半導体装置の動作が高速
となった場合に、半導体装置の配線とパッケージ配線と
の間の静電容量により、誤動作が生じる恐れがある。
【００１５】また、上記従来の半導体装置では、外縁部
において、半導体素子端部と低弾性率層およびソルダー
レジストの端部とが一致した形状となっている。そのた
め、この半導体装置をウエハレベルで製造したときに、
最後にダイシングをしてウエハから一つ一つの半導体装
置に切り出す際に、硬さが大きく異なる樹脂膜と半導体
素子とを同時に切断することになる。すると、樹脂膜と
半導体素子との界面付近がダメージを受け、半導体素子
にクラックが発生したり、界面が剥離したりする恐れが
ある。
【００１６】本発明の目的は、上記課題を解決し、信頼
性が高く、かつ電気的特性にも優れ、ウエハレベルで製
造可能な半導体装置および半導体装置の実装構造体を実
現することである。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は基本的に以下のように構成さ
れる。 （１）半導体素子を有する半導体装置において、半導体
素子表面に形成された素子電極と、上記半導体素子表面
に形成され上記素子電極上に開口部を有するパッシベー
ション膜と、外部端子接合用の導電性のランドと、上記
パッシベーション膜と上記ランドとの間に介在し、上記
素子電極上に端部が斜面状になった開口部を有する応力
緩和層と、上記パッシベーション膜と上記応力緩和層と
の間に介在し、上記素子電極上に開口部を有する絶縁膜
と、上記素子電極と上記ランドとを電気的に接続する導
電性の配線と、半導体装置の最表面に形成され、上記ラ
ンド上に開口部を有する表面保護膜と、上記ランドに接
合される外部端子と、を備え、上記パッシベーション
膜、上記絶縁膜、上記応力緩和層のそれぞれに形成され
る開口部の端部の、上記素子電極の中央部からの距離
が、上記絶縁膜、上記パッシベーション膜、上記応力緩
和層の順に小となるように上記開口部が形成される。
【００１８】（２）好ましくは、上記（１）において、
半導体装置の周辺部では、上記絶縁膜、上記応力緩和
層、上記表面保護膜の端部が、上記半導体素子の端部よ
りも内側に形成されている。
【００１９】（３）また、好ましくは、上記（１）又は
（２）において、上記表面保護膜の厚さが、上記応力緩
和層の平坦部上よりも、上記素子電極周囲の上記応力緩
和層がない部分では厚く構成される。
【００２０】（４）また、好ましくは、上記（１）から
（３）において、上記素子電極は、電源パッドとグラン
ドパッドと信号パッドとを有し、上記電源パッドおよび
上記グランドパッドから引き出される電源配線およびグ
ランド配線が、上記信号パッドから引き出される信号配
線に比べて大である。
【００２１】（５）半導体装置の実装構造体において、
上記（１）から（４）の半導体装置を、上記外部端子接
合用の導電性のランドと、上記ランド間を接続する導電
性の配線と、最表面に上記ランド上に開口部を有するよ
うに形成された表面保護膜を有するプリント回路基板
に、上記外部端子を介して実装する。
【００２２】（６）半導体素子と、この半導体素子と外
部との電気的接続を行うための導電性のランドと、この
ランド上に開口部を有し、最表面に形成される表面保護
膜と、上記ランドに接合される外部端子を少なくとも有
する半導体装置を、外部端子接合用の導電性のランド
と、このランド上に開口部を有する表面保護膜を少なく
と有するプリント回路基板に、上記外部端子を介して接
続した半導体装置の実装構造体において、上記半導体装
置側では、上記表面保護膜の開口部が上記ランドの端部
よりも内側に形成され、上記プリント回路基板では、上
記ランドが上記表面保護膜の開口部端部よりも内側に形
成され、かつ半導体装置側の表面保護膜の開口部の径よ
りも、プリント回路基板側のランドの径の方が小さい。
【００２３】（７）好ましくは、上記（５）において、
半導体装置側では、表面保護膜の開口部がランドの端部
よりも内側に形成され、プリント回路基板側では、ラン
ドが表面保護膜の開口部端部よりも内側に形成され、か
つ半導体装置側の表面保障膜の開口部の径よりも、プリ
ント回路基板側のランドの径の方が小さい。
【００２４】（８）半導体装置の実装構造体において、
上記（１）から（４）の半導体装置を、上記（５）のプ
リント回路基板に複数個実装する。
【００２５】（９）半導体装置の実装構造体において、
上記（１）から（４）の半導体装置を、上記（７）のプ
リント回路基板に複数個実装する。上記本発明の半導体
装置において、パッシベーション膜は半導体素子を保護
するために形成される、ＳｉＮ、ＳｉＯ2等の無機の膜
であり、厚さはせいぜい１μｍである。
【００２６】応力緩和層は、縦弾性係数が２０００ＭＰ
ａ程度以下の低弾性の樹脂材料を用い、厚さを４０μｍ
程度以上に厚く形成する。半導体装置をプリント回路基
板に実装した際の、半導体素子とプリント回路基板との
熱膨張差による歪みを、この応力緩和層により吸収でき
るため、外部端子に発生する歪みを低減し、高い信頼性
を実現することができる。
【００２７】応力緩和層は、印刷法を用いて、素子電極
上を除いた部分に塗布して形成する。塗布された段階で
既に開口部が形成されているため、開口部を除去する工
程が必要なく、よって、上述したような、反ったウエハ
に対する加工が困難であるといった問題が発生しない。
【００２８】また、塗布された応力緩和層の開口部の端
部は、流動してなだらかな斜面状になる。端部が斜面状
になることにより、応力緩和層が厚くても、その段差に
配線を形成することが容易となり、また段差部に形成さ
れる配線への応力集中が低減して、配線の信頼性が高
い。
【００２９】一方で、端部が流動して斜面状になる部分
は比較的距離が大きいので、開口部の寸法を高精度に制
御することは困難である。素子電極上を確実に開口する
ため、応力緩和層の開口部端部は、素子電極から十分に
離れた位置に形成する必要がある。
【００３０】このとき、素子電極付近の応力緩和層が形
成されない部分、および応力層緩和層の斜面の比較的裾
野に近い部分では、配線と半導体素子表面との距離が小
さくなるため、この部分の配線の静電容量の増大が懸念
される。
【００３１】そこで、本発明では、応力緩和層とパッシ
ベーション膜との間に介在する絶縁膜を形成し、素子電
極付近においても、配線と半導体素子表面との間にこの
絶縁膜を介在させることにより、配線容量の増大を防
ぎ、電気的特性に優れた半導体装置を実現する。
【００３２】絶縁膜の厚さは、半導体装置に要求される
電気的特性レベルに合わせて調整すればよく、３〜２０
μｍ程度にする。素子電極上において、絶縁膜の開口部
はパッシベーション膜の開口部よりも内側に形成する。
【００３３】これにより、素子電極上から引出される配
線は、パッシベーション膜上を経ずに、すぐに絶縁膜上
に立ち上がるため、電気的特性上有利である。また、パ
ッシベーション膜の開口部を内側にすると、パッシベー
ション膜の端部が絶縁膜の端部から突き出た形状となる
ため、この部分で配線に応力集中が起こり、断線するこ
とが懸念されるためである。また、微細な素子電極上に
開口部を形成する必要があるため、絶縁膜の開口部に
は、例えばフォトリソグラフィなどの高精度な加工法を
用いる。
【００３４】本発明の半導体装置における絶縁膜は、素
子電極付近の配線と半導体素子表面との間に介在し、配
線の静電容量を低減するために形成されるものである。
【００３５】本発明の半導体装置はウエハレベルでの製
造を可能にするものであり、例えば、次のようなプロセ
スにより製造することができる。
【００３６】多数の半導体素子が形成されたウエハ表面
に、パッシベーション膜が形成され、素子電極上が開口
している。その上に、まず、絶縁膜となる感光性の樹脂
材料をスピンコートによりウエハ一面に塗布し、素子電
極上にフォトリソグラフィを用いて開口部を形成する。
【００３７】次に、応力緩和層となる樹脂材料を、印刷
によりウエハ一面に塗布する。印刷時に用いるスクリー
ンマスクは、素子電極形成領域をマスクするパターンを
有し、印刷と同時に素子電極形成領域に開口部が形成さ
れる。応力緩和層の端部が流動して斜面状になるまで放
置した後、乾燥する。
【００３８】次に、応力緩和層上のランドおよび素子電
極からランドに連なる配線を、薄膜プロセスを用いてウ
エハ一面に一括して形成する。ウエハ一面にスパッタリ
ングにより金属種膜を形成し、その上にフォトレジスト
をスピンコートで塗布して、フォトリソグラフィにより
配線およびランドのパターンを開口し、そのレジストパ
ターンをガイドに、電気メッキにより配線およびランド
を形成し、フォトレジストを剥離して、金属種膜をエッ
チングにより除去すると、電気メッキした部分が残り、
配線とランドとが形成される。
【００３９】次に、表面保護膜となる感光性の樹脂材料
を、ウエハ一面にスピンコートや印刷等により形成し、
フォトリソグラフィでランド上に開口部を形成する。次
に、はんだボールをランド上の開口部にマスクを用いて
搭載し、リフローにより溶かして、ランドに接合する。
最後に、ダイシングして、一つ一つの半導体装置に切り
出す。
【００４０】このように、本発明の半導体装置をウエハ
プロセスにより形成する場合、最後にダイサーによりウ
エハを切断し、一つ一つの半導体装置に切り離す必要が
あるが、カッターで切断するライン（スクライブライン
と呼ぶ）上に、絶縁膜、応力緩和層、表面保護膜などの
樹脂膜が存在すると、硬さが大きく異なる樹脂膜と半導
体素子とを同時に切断することになる。すると、樹脂膜
と半導体素子との界面が剥離したり、界面付近で半導体
素子にクラックが入るなどのダメージが発生する恐れが
ある。
【００４１】そこで、本発明の半導体装置では、好まし
くは、半導体装置の端部において、絶縁膜、応力緩和
層、表面保護膜の端部が、半導体素子の端部よりも内側
になるように形成する。こうすることにより、スクライ
ブエリアに樹脂膜が存在しないようにして、ダイシング
時のダメージを低減することができる。
【００４２】本発明の半導体装置は、半導体素子主表面
が、厚い応力緩和層により覆われているため、半導体デ
バイスの誤動作の原因となる恐れのある、はんだバンプ
から発生するα線や、外部から侵入してくる光を遮るこ
とができ、α線や光に対して信頼性の高い半導体装置で
ある。
【００４３】しかしながら、素子電極形成領域付近には
応力緩和層がないため、この部分からのα線および光の
侵入が問題になる。本発明の半導体装置では、素子電極
形成領域には絶縁膜が形成されているため、絶縁膜によ
ってある程度α腺および光を遮ることができる。
【００４４】また、絶縁膜の厚さが不十分な場合には、
好ましくは、表面保護膜の厚さを、素子電極形成領域上
において、応力緩和層の平坦部上よりも厚く形成するこ
とにより、絶縁膜と表面保護膜とを合わせて、α線およ
び光を遮るのに必要な厚さを確保する。
【００４５】以上述べたような構成により、外部端子な
どの信頼性を確保し、電気的特性、およびα線や光の遮
蔽性にも優れ、ウエハー括で低コストに製造できる半導
体装置を実現することができる。
【００４６】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を用いて説明する。本発明の半導体装置の第１の実施
形態を、図１、図２を用いて説明する。図１は第１の実
施形態を示す断面図、図２は第１の実施形態において、
部分的に外部端子と表面保護膜を取り除いた状態を示す
平面図である。本発明の第１の実施形態の半導体装置１
４は、半導体素子１と、半導体素子１の表面に形成され
ている素子電極２と、半導体素子１の表面に形成され素
子電極２上に開口部を有するパッシベーション膜３と、
パッシベーション膜３上に、素子電極２表面が露出する
ように形成された絶縁膜４と、素子電極２が露出するよ
うに絶縁膜４上に形成された応力緩和層５と、応力緩和
層５上に形成された導電性のランド６と、素子電極２と
ランド６とを接続する導電性の配線７と、半導体装置１
４の最表面に形成され、ランド６上に開口部を有する表
面保護膜８と、ランド６に接合された導電性の外部端子
９とを備えている。パッシベーション膜３、絶縁膜４、
応力緩和層５にそれぞれ形成される開口部の端部は、素
子電極２の中央からの距離において、絶縁膜４、パッシ
ベーション膜３、応力緩和層５の順に近くになるように
形成される。半導体素子１は、内部にキャパシタなどの
デバイス構造やそれらを接続する配線層や絶縁層などが
多数形成されているもので、外部と電気的接続をするた
めの素子電極２を表面に有し、素子電極２上に開口部を
有する薄い無機のパッシベーション膜３で覆われてい
る。本発明の第１の実施形態は、素子電極２が半導体素
子１の中央部に１列に配列されている場合の例で示して
いる。本発明の半導体装置では、外部端子９の接続用の
ランド６は、応力緩和層５の上に形成されており、すべ
ての外部端子９の直下には、半導体素子１との間に応力
緩和層５が介在する。応力緩和層５は、弾性率が小さい
材料で、厚く形成されており、これにより、本発明の第
１の実施形態の半導体装置をプリント回路基板に実装し
て使用したときの、半導体素子１とプリント回路基板と
の熱膨張差に起因する熱歪みを、応力緩和層５の変形に
より吸収し、外部端子９の、温度サイクルに対する寿命
を向上することができる。また、応力緩和層５の開口部
端部は、なだらかな斜面状に形成されている。そのた
め、端部が垂直な場合と比べて、厚い応力緩和層５の段
差への配線形成が容易であり、かつ段差部に形成された
配線への応力集中を低減できるので、配線の信頼性が高
い。厚い応力緩和層５に開口部を形成し、かつ開口部端
部を斜面状にするために、本発明の半導体装置では、応
力緩和層を印刷法を用いて形成する。印刷時に用いるス
クリーンマスクに、素子電極２の形成領域上をマスクす
るパターンを形成しておくことで、印刷と同時に開口部
が形成され、かつ、端部は印刷後に流動して、自然に斜
面状になる。本発明の半導体装置をウエハレベルで製造
する場合、例えば、応力緩和層をウエハ一面に平坦に形
成した後、開口部をフォトリソグラフィなどで除去加工
する方法を用いると、平坦に形成した段階でウエハが大
きく反ることが懸念され、除去加工を高い精度で行うこ
とが困難である。また、端部をなだらかな斜面状に形成
するのは難しい。そこで、印刷法を用いることにより、
材料の塗布と同時に開口部が形成されるために、上述の
ウエハの反りの問題がなく、斜面も効率的に形成でき
る。また、除去加工の工程が省けるために、コスト低減
が図れる。絶縁膜４は、絶縁性の樹脂材料からなり、配
線７と半導体素子１表面との間に介在して、両者の間の
静電容量を低減する目的のために形成される。本発明の
半導体装置のように、半導体素子上に薄膜を積層して作
る半導体装置では、半導体装置の配線と半導体素子内部
の配線との近接により、両者の間の静電容量が増大し、
信号線に発生するノイズが大きくなり、デバイスが誤動
作を起こすことが懸念される。本発明の半導体装置にお
いては、配線７の大部分は、半導体素子１との間に厚い
応力緩和層５が介在するため、この部分の静電容量は小
さくすることができる。しかしながら、応力緩和層５を
上述のように印刷法により形成するため、端部が流動し
て斜面状になる部分が比較的大きく、端部の位置を高精
度に制御することが難しいため、素子電極２上を確実に
開口するために、応力緩和層５の端部は素子電極２から
十分に離れた位置に形成することになる。そのため、素
子電極２付近の、応力緩和層５が形成されない部分と、
応力緩和層５の斜面の裾野に近い部分においては、配線
７と半導体素子１との距離が小さくなり、この部分の配
線容量の増大が懸念される。そこで、素子電極２付近に
おいて、配線７と半導体素子１との間に介在するように
絶縁膜４を形成することにより、この部分の配線容量を
低減し、電気的特性に優れた半導体装置を実現すること
ができる。絶縁膜４の開口部は、パッシベーシション膜
３の開口部よりも内側に形成する。これにより、素子電
極上から引き出される配線は、パッシべーション膜３上
を経ずに、すぐに絶縁膜４上に立ち上がるため、電気的
特性上有利である。また、パッシベーション膜３の開口
部を内側にすると、パッシベーション膜３の端部が絶縁
膜４の端部から突き出た形状となるため、この部分で配
線７に応力集中が起こり、断線することが懸念されるた
めである。絶縁膜４は、厚いほど静電容量の低減効果が
高いが、微細な素子電極２上に開口部を加工する必要が
あり、例えば、フォトリソグラフィのような高精度の加
工法を用いるため、応力緩和層５ほどには厚く形成しな
い。半導体装置に要求される電気的特性のレベルに応じ
て、例えば３〜２０μｍ程度の間で厚さを調整すればよ
い。ここで、外部端子から発生するα線や、外部環境か
ら侵入する光が、半導体素子に到達すると、デバイスの
誤動作の原因になる場合がある。本発明の半導体装置で
は、厚い応力緩和層５によって、α線や光を十分に遮蔽
することができる。素子電極２付近では、応力緩和層５
が無いか、斜面状で薄くなっているが、この部分では、
絶縁膜４が形成されており、表面保護膜８と合わせた厚
さでα線及び光を遮蔽する。
【００４７】ここで、表面保護膜８の形成工程におい
て、スピンコートや印刷などによって材料を塗布する方
法を採用すると、素子電極２付近の開口部には、応力緩
和層５の平坦部よりも多めに材料が流れ込んで、応力緩
和層５の平坦部上よりも、表面保護膜８の厚さが厚くな
り、素子電極２付近の樹脂膜の薄さを補うことができ
る。
【００４８】以上のように、α線と光の遮蔽効果の高い
半導体装置を実現することができる。
【００４９】本発明の半導体装置は、外部端子９の形成
までの製造プロセスを、ウエハレベルで行うことが可能
であり、それにより、製造プロセスのコストを低減する
ことができる。
【００５０】ウエハレベルでの製造プロセスを用いる場
合、外部端子９まで形成してから、ウエハを切断する必
要がある。半導体素子１は、材料としては、例えば、Ｓ
ｉを主とするもの、あるいは、ＧａＡｓ、ＩｎＰのよう
な化合物半導体の場合があるが、こうした半導体素子を
切断する際に、切断するスクライブライン上に、絶縁膜
４、応力緩和層５、表面保護膜８といった樹脂膜が存在
して、これらを硬い半導体素子１と同時に切断すると、
端部に切断時のダメージが発生し、半導体素子１の端部
にクラックが発生したり、半導体素子１と樹脂膜との間
に剥離が起こるなどの恐れがある。そのため、好ましく
は、半導体装置の端部において、絶縁膜４、応力緩和層
５、表面保護膜８を、半導体素子１の端部よりも内側に
形成し、スクライブライン上にこれらの樹脂膜が存在し
ないようにする。本願発明者等は、第１の実施形態の構
造を有する半導体装置が、ウエハ状態での製造が可能
で、また高い信頼性を有することを確かめるため、実際
に試作を行った。試作した半導体装置の製造プロセス
は、次のようなものである。多数の半導体素子を形成し
たＳｉウエハ上に、感光性の樹脂材料をスピンコートに
より塗布した後、フォトリソグラフィを用いて素子電極
２上の開口部と、スクライブライン上の樹脂を除去し
て、絶縁膜４を形成した。次に、応力緩和層５を、素子
電極２付近と、スクライブライン上をマスキングするス
クリーンマスクを用いて印刷により塗布し、少し放置し
た後に乾燥させて、端部に斜面を有する形状に形成し
た。次に、前面に金属種膜をＣｒおよびＣｕのスパッタ
により形成し、その上に感光性のメッキレジストをスピ
ンコートで塗布して、フォトリソグラフィで配線７およ
びランド６のパターン部分のレジストを除去し、Ｃｕお
よびＮｉの電気メッキで配線７およびランド６を形成
し、メッキレジストを剥離して、更に配線７およびラン
ド６のパターン部分以外に残った金属種膜をエッチング
によって除去する方法により、配線７およびランド６を
形成した。次に、感光性の樹脂材料をスピンコートによ
り塗布して表面保護膜を形成し、ランド６上の開口部と
スクライブライン上の樹脂を除去した。次に、ランド６
上の開口部にフラックスを塗布し、その上に外部端子９
としてボール状のはんだ材を置き、リフロー炉によって
加熱して、はんだ材を溶融させて、ランド６と接合し
た。最後に、ダイシング装置により、ウエハのスクライ
ブライン上を切断し、個々の半導体装置を得た。なお、
製造プロセスおよび構成部材の材料については、上記し
たものに限られるものではなく、各構成部材を形成する
目的が達成でき、その形状が形成できる範囲では、異な
る材料およびプロセスが選択される場合もある。例え
ば、半導体素子を形成したウエハは、Ｓｉに限らず、Ｓ
ｉＧａなどのＳｉ系の化合物や、ＧａＡｓ、ＩｎＰなど
の化合物半導体が用いられる場合もある。素子電極２、
第１のランド６、第１の配線７には、銅（Ｃｕ）やアル
ミ（Ａｌ）、クロム（Ｃｒ）などの材料が単独もしくは
複数の材料を用いた合金の状態で用いられ、表面にニッ
ケル（Ｎｉ）、金（Ａｕ）などのメッキを施す場合もあ
る。絶縁膜４、応力緩和層５、表面保護膜８の材料とし
ては、例えばポリイミド樹脂、ポリイミドアミド樹脂、
ポリエーテルイミド樹脂、ポリエーテルアミドイミド樹
脂、アクリル変成エポキシ樹脂、ゴムを配合したエポキ
シ樹脂、シリコーン樹脂などがある。外部端子９には、
例えばＳｎ-Ｐｂ系、Ｓｎ-Ａｇ-Ｃｕ系、Ｓｎ-Ａｇ-Ｃ
ｕ-Ｂｉ系などのはんだ材料を用いる。図３は、本発明
の第１の実施形態の半導体装置を、プリント回路基板に
実装した状態での断面図である。図３において、プリン
ト回路基板１０は外部端子９の接合用のランド１１を有
し、最表面に表面保護膜１３が形成されており、この表
面保護膜１３はランド１１上に開口部を有する。導電性
の配線１２（図３では大部分を省略して描いている）に
よって、プリント回路基板１０の内部で、ランド１１間
が配線されている。本願発明者等は、試作評価に先立っ
て、有限要素法によるシミュレーションを用いて、外部
端子９の温度サイクル寿命と、応力緩和層５の厚さおよ
び弾性率との関係を調べた。その結果を図４のグラフに
示す。図４の横軸は応力緩和層５の厚さを示し、応力緩
和層５の厚さと縦弾性係数とを変えたときの、外部端子
９に発生する相当塑性ひずみ範囲（縦軸）の最大値の変
化を示している。図４から分かるように、応力緩和層５
の弾性率を小さく、厚さを厚くするほど外部端子９に発
生する歪みは低減し、寿命が長くなることが分かる。た
だし、ある一定の信頼性レベルを得るために必要な応力
緩和層５の仕様は、半導体素子１のサイズおよび材質、
外部端子９のサイズおよび材質、プリント回路基板１０
の線膨張係数などによって変わってくる。半導体素子１
のサイズが大きくなるほど、また半導体素子１とプリン
ト回路基板１０との線膨張係数の差が大きくなるほど、
また外部端子９のサイズが小さくなるほど、応力緩和層
５は、厚くするか、あるいは弾性率を小さくすることが
望ましい。本願発明者等は、試作した半導体装置を試験
用の基板に搭載して温度サイクル試験を行い、本発明の
半導体装置の信頼性を評価した。半導体素子のサイズは
約１０ｍｍ角、外部端子であるはんだボールのサイズは
直径約４００μｍ、基板は汎用のＦＲ-４基板を使用
し、その線膨張係数は約１５×１０-6／℃である。−５
５〜１２５℃の温度サイクル試験を行った結果、常温
（２５℃）での縦弾性係数が約２０００ＭＰａで、平坦
部での厚さが約７５μｍの仕様、および縦弾性係数が約
９００ＭＰａで厚さが約４０μｍの仕様において、外部
端子の寿命が約１０００回となった。また、縦弾性係数
約９００ＭＰａ、厚さ約７０μｍの仕様では、寿命は２
５００回程度であった。さらに、応力緩和層５を形成し
なかった仕様では、寿命は３５０回程度であった。これ
らの結果により、応力緩和層５を形成したことにより、
外部端子９の寿命を向上する効果があることが分かり、
本発明の半導体装置が高い信頼性を有することが分かっ
た。また、１０００回以上の寿命を得るためには、応力
緩和層５の平坦部において４０μｍ程度以上の厚さが必
要である。なお、柔軟な応力緩和層５上に配線７および
ランド６が形成される本発明の半導体装置では、応力緩
和層５を低弾性にするほど、配線７およびランド６が応
力緩和層５の変形に追従して変形するため、これらが破
壊することが懸念されるが、上記した試作の仕様では、
配線７やランド６の断線は発生せず、本発明の半導体装
置によって、配線７およびランド６の信頼性も確保でき
ることが確認できた。なお、試作品を実装した基板は、
一般に用いられている安価なものである。本発明の半導
体装置は、ピッチの狭い素子電極２から、配線７を引き
出すことによりピッチを広げているため、狭ピッチの基
板を必要とせず、また応力緩和層５が熱歪みを吸収する
ことにより外部端子９の寿命を向上するため、低熱膨張
の基板や、あるいは基板実装後のアンダーフィルなども
必要とせず、すなわち、一般的な安価な基板を用いて、
はんだリフローのみで実装しても、高い信頼性を有する
という特徴がある。図５は本発明の第２の実施形態であ
る半導体装置を基板に実装した実装構造の断面図であ
る。この第２の実施形態の構造と図３に示した例の構造
との異なるところは、プリント回路基板１０側におい
て、表面保護膜１３に形成した開口部の径が、ランド１
１の径よりも大きく、このランド１１に外部端子９を接
合した状態では、ランド１１が外部端子９の内部に突出
した形状になっていることである。図６は、ランド１１
と表面保護膜１３との関係を示す平面図である。そし
て、図６の（Ａ）が半導体装置１４側の平面であり、図
６の（Ｂ）がプリント回路基板１０側の平面である。図
６に示すように、配線７および配線１２は、ランド６お
よびランド１１との接続部を補強するため、通常、接続
部付近を太くする。ここでは、ランドとは円形の部分を
示している。図６の（Ａ）に示すように、半導体装置１
４側では、表面保護膜８の開口部８ａは、ランド６上
に、ランド６端部よりも内側に形成され、表面保護膜８
の開口部の径８ｂはランド６の径６ｂよりも小さい。一
方、図６の（Ｂ）に示すように、プリント回路基板１０
側では、ランド１１が表面保護膜１３の開口部１３ａの
端部よりも内側に形成され、ランド１１の径１１ｂは、
表面保護膜１３の開口部の径１３ｂよりも小さい。温度
サイクルによる外部端子９の破壊は、外部端子９の内部
において、歪みの集中するランド６あるいはランド１１
との接続部付近で発生する。図５に示した第２の実施形
態のように、プリント回路基板１０側でランド１１が外
部端子９内に突出する形状にすると、その接続部付近の
剛性は、半導体装置１４側のランド６との接続部付近よ
りも相対的に高くなる。半導体装置１４側とプリント回
路基板１０側との接続部付近の剛性のバランスが悪い
と、一方に歪みが集中して破壊までの寿命が低下してし
まうため、両側の剛性のバランスをとることが望まし
い。そのため、プリント回路基板１０側のランド１１の
径１１ｂを、半導体装置１４側の表面保護膜８の開口部
の径８ｂよりも小さくし、両接続部の剛性のバランスを
とる。以上の構成により、図３に示すような、半導体装
置１４側とプリント回路基板１０側ともにランドが外部
端子９内に突出しない構造よりも、外部端子９の寿命が
向上する。本願発明者等の実験によれば、試作品の温度
サイクル試験における外部端子９の寿命は、複数の仕様
において１０％ほど向上した。また、本発明の第２の実
施形態における構成では、図３の例の構成に比べて、基
板１０側のランド１１の径１１ｂを小さくすることがで
きるため、隣接するランド１３間の距離を大きくでき、
隣接するランド１３間を通る配線１２の本数を増加でき
る、あるいは配線本数が同じであれば、ランド間隔を狭
め、狭ピッチにできるという特徴がある。本発明の半導
体装置では、配線形成にウエハ工程の延長である薄膜配
線形成プロセスを用いるため、微細な加工により狭ピッ
チ化が可能であるが、プリント回路基板１０側でそれに
対応するためには、高価な基板を使わざるを得ないとい
う問題が起きる。本発明の構成は、微細な加工に限界の
ある安価な基板でも、ピッチをより狭くできる特徴があ
る。図７は本発明の第３の実施形態の半導体装置を示す
平面図である。基本的な構造、材料は第１の実施形態と
同様であり、この第３の実施形態と第１の実施形態との
異なる部分は、図２で示した配線の平面構造であり、図
７の例では第１の実施形態との相違を明確に示すため
に、図２で示した最表面の表面保護膜８、及び外部端子
９は省略してある。本発明の第３の実施形態における特
徴は、半導体素子１上に設けられた電源パッド１７、あ
るいはグランドパッド１５からそれぞれ引き出された電
源配線１８、あるいはグランド配線１６の太さが信号パ
ッド１９から引き出された信号配線２０と比較して著し
く太く、かつ図２の例と比較しても両配線領域が占める
占有面積が著しく増加している点である。この太線化の
主たる目的は、電源、グランド配線抵抗の低減ばかりで
なく、両配線の少なくとも一方が必ず各信号配線２０と
近接することにある。これにより、信号線に数百ＭＨｚ
以上の高周波信号が流れた場合に発生する同時切り替え
ノイズ等の各種電磁ノイズを低減できる効果がある。図
８は本発明の第４の実施形態である半導体装置を示す平
面図である。基本的な構造、材料は第１の実施形態と同
様であり、第１の実施形態と異なる部分は、図２に示す
第１の実施形態では、素子電極２が半導体素子の中央部
に配列されていたのに対し、第４の実施形態では、素子
電極２が半導体素子の周辺部に配置されていることであ
る。第１の実施形態の構造は、外部端子９の数が数十程
度で相対的に少ないメモリ系製品に適しており、一方、
本発明の第４の実施形態の構造は、外部端子９の数が数
百以上のマイコンやロジックＬＳＩ系製品に適してい
る。本発明の第４の実施形態においても、素子電極２付
近のパッシベーション膜３、絶縁膜４、応力緩和層５の
開口部の位置関係は、第１の実施形態の場合と同様であ
る。また、応力緩和層５は周囲が斜面状になるように形
成され、斜面の端部が素子電極２にかからないように離
した位置に形成する。絶縁膜４の開口部は、パッシベー
ション膜３の開口部よりも内側に形成し、素子電極２か
ら引き出される配線７が、すぐに絶縁膜４上に立ち上が
るようにする。また、本発明の第４の実施形態において
も、第１の実施形態の場合と同様に、樹脂層の端部を半
導体素子１の端部より内側に形成することにより、ダイ
シングのダメージを低減できる。また、表面保護膜８を
素子電極２周辺で厚く形成することにより、α線および
光の遮蔽に対して優れた半導体装置を実現することがで
きる。また、プリント回路基板１０に実装する際に、ラ
ンドと表面保護膜との関係を第２の実施形態のように構
成することにより、外部端子９の信頼性を向上し、かつ
外部端子９を狭ピッチ化することができる。さらに、第
３の実施形態のように、電源配線およびグランド配線を
太線化することにより、電磁ノイズに対する信頼性を向
上することができる。図９は本発明の第５の実施形態に
よる半導体装置を示す平面図である。この第５の実施形
態は、第４の実施形態と同様に、素子電極２が半導体素
子の周辺部に配置されているが、第４の実施形態と異な
るのは周辺の４辺のうち対向する２辺に素子電極２が配
置されている点である。その他の部分は第４の実施形態
と第５の実施形態とは同様となっている。以上のよう
に、本発明の第１、第４、第５の実施形態において、素
子電極２の配置が、それぞれ異なる構造について説明し
たが、本発明の半導体装置において、素子電極２の配置
は、これら第１、第４、第５の実施形態に限られるもの
ではない。上述した以外の配置の場合においても、第１
の実施形態の説明において述べたように、素子電極２の
付近で、配線７とパッシベーション３との間に絶縁膜４
が介在するように構成しても、本発明の効果を得ること
ができる。また、本発明の半導体装置は、プリント回路
基板に複数実装されてもよい。例えば、本発明の半導体
装置の構造を適用したメモリー製品を複数個実装して、
より容量の大きいメモリーモジュールを構成したり、ま
た、メモリーやマイコンなど、異なる機能を持つ半導体
装置を複数実装することにより、より複雑な機能を持っ
たモジュールを実現することができる。その一例とし
て、図１０に本発明の第６の実施形態である半導体装置
の実装構造の平面図を示す。これは、プリント基板上に
同種のメモリー製品を８個実装した場合の例であり、単
体のメモリー容量の８倍の容量を持つメモリーモジュー
ルを実現する。このように、本発明の半導体装置を複数
実装した実装構造においては、それぞれの半導体装置が
内部に応力緩和層を有するため、温度サイクルに対する
外部端子の信頼性が高い。そのため、半導体装置とプリ
ント回路基板との間をアンダーフィル樹脂で封止して外
部端子を補強する必要がない。アンダーフィル実装を用
いると、アンダーフィルした半導体装置が不良であった
場合、取り替える（リペアする）ことができないため、
実装した基板に加え、その前に実装した他の良品チップ
をも無駄にしてしまう恐れがある。これに対して、本発
明の半導体装置によってモジュールを構成すると、半導
体装置がリペア可能なので、上述したような問題がな
い。
【００５１】
【発明の効果】本発明によれば、信頼性が高く、かつ電
気的特性にも優れ、ウエハレベルで製造可能な半導体装
置および半導体装置の実装構造体を実現することができ
る。
【００５２】つまり、本発明は、ウエハ状態のまま製造
することが可能な小型の半導体装置の構造に関するもの
であり、低弾性で厚い応力緩和層が半導体素子と配線お
よびランドとの間に介在することにより、温度サイクル
における半導体素子とプリント回路基板との熱膨張差に
よるひずみを吸収して外部端子の信頼性を向上するとと
もに、配線と半導体素子内部配線との間の静電容量を低
減して電気的性能を向上することができる。
【００５３】さらに、応力緩和層が形成されない素子電
極周囲においても、配線と半導体素子との間に絶縁膜が
介在することにより、この部分の静電容量を低減するよ
う考慮されている。
【００５４】また、本発明の半導体装置をプリント回路
基板に実装した実装構造体において、プリント回路基板
側のランドが外部端子の内部に突出した構造とし、この
ランドを小径化することにより、外部端子の信頼性をさ
らに向上し、かつ外部端子を狭ピッチ化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置を示す概
略断面図である。
【図２】本発明の第１の実施形態の半導体装置の概略平
面図である。
【図３】本発明の第１の実施形態の半導体装置をプリン
ト回路基板に実装した実装構造体を示す概略断面図であ
る。
【図４】応力緩和層の縦弾性係数および厚さと、外部端
子に発生する歪みとの関係を示すグラフである。
【図５】本発明の第２の実施形態である半導体装置の基
板実装構造を示す概略断面図である。
【図６】本発明の第２の実施形態において、ランドと表
面保護膜の開口部との関係を示す平面図である。
【図７】本発明の第３の実施形態である半導体装置を示
す平面図である。
【図８】本発明の第４の実施形態である半導体装置を示
す平面図である。
【図９】本発明の第５の実施形態である半導体装置を示
す平面図である。
【図１０】本発明の第６の実施形態である半導体装置の
基板実装構造を示す平面図である。
【符号の説明】
１ 半導体素子 ２ 半導体素子の素子電極 ３ パッシベーション膜 ４ 絶縁膜 ５ 応力緩和層 ６ ランド ６ｂ ランドの径 ７ 配線 ８ 表面保護膜 ８ａ 表面保護膜の開口部 ８ｂ 表面保護膜の開口部の径 ９ 外部端子 １０ プリント回路基板 １１ ランド １１ｂ ランドの径 １２ 配線 １３ 表面保護膜 １３ａ 表面保護膜の開口部 １３ｂ 表面保護膜の開口部の径 １４ 半導体装置 １５ グランドパッド １６ グランド配線 １７ 電源パッド １８ 電源配線 １９ 信号パッド ２０ 信号配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/29 Ｈ０１Ｌ 23/12 Ｆ 23/31 23/30 Ｂ (72)発明者 矢口 昭弘 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 Ｆターム(参考） 4M109 AA02 BA07 CA10 CA12 EA15 5F044 KK12 LL01 QQ04 5F061 AA02 BA07 CA10 CA12 CB01 CB13

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体素子を有する半導体装置において、 半導体素子表面に形成された素子電極と、 上記半導体素子表面に形成され上記素子電極上に開口部
    を有するパッシベーション膜と、 外部端子接合用の導電性のランドと、 上記パッシベーション膜と上記ランドとの間に介在し、
    上記素子電極上に端部が斜面状になった開口部を有する
    応力緩和層と、 上記パッシベーション膜と上記応力緩和層との間に介在
    し、上記素子電極上に開口部を有する絶縁膜と、 上記素子電極と上記ランドとを電気的に接続する導電性
    の配線と、 半導体装置の最表面に形成され、上記ランド上に開口部
    を有する表面保護膜と、 上記ランドに接合される外部端子と、 を備え、上記パッシベーション膜、上記絶縁膜、上記応
    力緩和層のそれぞれに形成される開口部の端部の、上記
    素子電極の中央部からの距離が、上記絶縁膜、上記パッ
    シベーション膜、上記応力緩和層の順に小となるように
    上記開口部が形成されることを特徴とする半導体装置。
  2. 【請求項２】請求項１記載の半導体装置において、半導
    体装置の周辺部では、上記絶縁膜、上記応力緩和層、上
    記表面保護膜の端部が、上記半導体素子の端部よりも内
    側に形成されていることを特徴とする半導体装置。
  3. 【請求項３】請求項１又は２記載の半導体装置におい
    て、上記表面保護膜の厚さが、上記応力緩和層の平坦部
    上よりも、上記素子電極周囲の上記応力緩和層がない部
    分では厚いことを特徴とする半導体装置。
  4. 【請求項４】請求項１から３のうちのいずれか一項記載
    の半導体装置において、上記素子電極は、電源パッドと
    グランドパッドと信号パッドとを有し、上記電源パッド
    および上記グランドパッドから引き出される電源配線お
    よびグランド配線が、上記信号パッドから引き出される
    信号配線に比べて大であることを特徴とする半導体装
    置。
  5. 【請求項５】半導体装置の実装構造体において、 請求項１から４のうちのいずれか一項記載の半導体装置
    を、上記外部端子接合用の導電性のランドと、上記ラン
    ド間を接続する導電性の配線と、最表面に上記ランド上
    に開口部を有するように形成された表面保護膜を有する
    プリント回路基板に、上記外部端子を介して実装した半
    導体装置の実装構造体。
  6. 【請求項６】半導体素子と、この半導体素子と外部との
    電気的接続を行うための導電性のランドと、このランド
    上に開口部を有し、最表面に形成される表面保護膜と、
    上記ランドに接合される外部端子を少なくとも有する半
    導体装置を、外部端子接合用の導電性のランドと、この
    ランド上に開口部を有する表面保護膜を少なくとも有す
    るプリント回路基板に、上記外部端子を介して接続した
    半導体装置の実装構造体において、 上記半導体装置側では、上記表面保護膜の開口部が上記
    ランドの端部よりも内側に形成され、上記プリント回路
    基板では、上記ランドが上記表面保護膜の開口部端部よ
    りも内側に形成され、かつ半導体装置側の表面保護膜の
    開口部の径よりも、プリント回路基板側のランドの径の
    方が小さいことを特徴とする半導体装置の実装構造体。
  7. 【請求項７】請求項５記載の半導体装置の実装構造体に
    おいて、半導体装置側では、表面保護膜の開口部がラン
    ドの端部よりも内側に形成され、プリント回路基板側で
    は、ランドが表面保護膜の開口部端部よりも内側に形成
    され、かつ半導体装置側の表面保障膜の開口部の径より
    も、プリント回路基板側のランドの径の方が小さいこと
    を特徴とする半導体装置の実装構造体。
  8. 【請求項８】半導体装置の実装構造体において、請求項
    １から４のうちのいずれか一項記載の半導体装置を、請
    求項５記載のプリント回路基板に複数個実装したことを
    特徴とする半導体装置の実装構造体。
  9. 【請求項９】半導体装置の実装構造体において、請求項
    １から４のうちのいずれか一項記載の半導体装置を、請
    求項７記載のプリント回路基板に複数個実装したことを
    特徴とする半導体装置の実装構造体。
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