JP2007294786A - 半導体装置及びその製造方法 - Google Patents

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semiconductor device
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silicon substrate
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Masakazu Ishino
正和 石野
Hiroaki Ikeda
博明 池田
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Elpida Memory Inc
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Abstract

【課題】薄いシリコン基板上に形成する外部電極の電極容量を低く抑え、且つ、シリコン基板の反り量を小さく抑えた半導体装置及びその製造方法を提供する。
【解決手段】ウエハレベル・チップサイズのパッケージ構造は、シリコン基板１１上に形成された半導体回路を一様に覆う薄い絶縁膜１５と、この薄い絶縁膜１５上に各外部電極２２に対応して形成されて、各外部電極２２を搭載するドーナツ状の厚い絶縁膜１８とを有する。シリコン基板１１は、裏面から研磨されて、０．６mm未満の厚みを有する。
【選択図】図１

Description

本発明は、電子計算機や携帯機器等の電子機器に用いられる半導体装置及びその製造方法に関し、更に詳しくは、半導体装置のパッケージ構造に関する。
半導体チップ上に、接続電極（外部電極）を直接に設けたパッケージ構造が知られている。特許文献１及び２は、このようなパッケージ構造を記載している。図４を参照し、このパッケージ構造の概要を説明する。シリコン基板３１の表面には、絶縁膜３２を介して接続電極３３が設けられ、この接続電極３３の上に、はんだボール３４を搭載して、パッケージ構造が形成されている。このパッケージ構造は、いわゆるウエハレベル・チップサイズのパッケージ構造３０として知られている。
図４の構造を得るためには、例えば、通常の半導体プロセスで製造された半導体ウエハを用いる。半導体ウエハ上に内部回路（半導体回路）を形成した後に、その表面を絶縁膜３２で覆う。絶縁膜３２の開口から、接続電極のためのアルミパッド（図示せず）のみを露出させ、Ｔｉと銅で配線３５を形成する。配線３５の表面に、接続電極３３とはんだボール３４とを形成し、次いで、ウエハを分割してチップサイズのパッケージを作る。このような、ウエハレベル・チップサイズのパッケージは、ウエハ状態で一括してパッケージの形成が可能であるため、その構造及び製造プロセスが簡単であり、且つ、パッケージの小型化及び低価格化に役立つ。
特開2004-79579号公報 特開2004-327910号公報
上記従来構造のウエハレベル・チップサイズの半導体パッケージでは、シリコン基板上に絶縁膜を介して接続電極を設け、この接続電極の上にはんだボールを搭載し、このはんだボールによって、有機樹脂等でできたプリント配線板の電極に接続している。このような接続構造を採用すると、シリコン製のパッケージと、有機樹脂製のプリント基板とで、熱膨張係数が異なるため、温度変化によって、はんだ接続部に応力が発生することが知られている。このため、特に大きな応力が発生すると、場合によっては、断線不良が発生する問題がある。
断線不良を防止する方法としては、はんだボール３４の径を大きくして、はんだ接続部の強度を上げる手法が考えられる。しかし、大きなはんだボールを用いると、シリコン基板と接続電極との間に大きな静電容量が形成され、この接続電極を経由して高速信号を伝播すると、信号の遅延時間が大きくなる不都合が生じる。
ここで、接続電極の静電容量を計算によって求める。上記形式の半導体パッケージで、接続電極の直径を３５０μｍとし、絶縁膜の誘電率εを、
ε＝3.5×8.85×10-12 Ｆ／ｍ
とし、絶縁膜の厚みを種々に変え、絶接続電極とシリコン基板間に生じる静電容量（電極容量）を計算した。計算結果を表１に示す。
Figure 2007294786
一方、0.1ｐＦの電極容量を1mAの電流で１Ｖまで充電するのに必要な時間、即ち信号の遅延時間ｔｄを、ｔｄ=Ｃp×Ｒ＝Ｃp×Ｖ／Ｉで計算すると、0.1ｎｓとなる。これは、周波数換算で概略１０ＧＨｚとなる。即ち、１０ＧＨｚ以上の周波数を有する高速信号を伝播するためには、電極容量を少なくとも0.1ｐＦ以下にする必要がある。表１の結果から、電極容量を0.1ｐＦ以下にするためには、絶縁膜の厚みが約30μｍ以上必要なことが判る。
しかしながら、近年では、パッケージを薄くするために、シリコン基板の厚みを小さくする例が多くなっている。このためには、半導体回路の形成後に、シリコンウエハを薄く研磨する必要がある。しかし、シリコンウエハ上の絶縁膜が厚い場合には、シリコンウエハを研磨して薄くすると、絶縁膜の応力によってウエハが反り、その後のウエハの加工処理が難しくなるという問題が生じる。
ウエハの反りにおける曲率半径ｒは、基板のヤング率をＥ、基板の厚みをｂ、基板のポアッソン比をνとし、絶縁膜の厚みをｄ、絶縁膜の膜応力をσとすると、
ｒ＝Ｅｂ２／６（１−ν）σｄ （１）
で与えられる。ここで、ウエハ径をｗとすると、ウエハの反り量ｔは、
ｔ＝ｒ｛１−sin〔arccos（ｗ／２ｒ）〕｝ （２）
で与えられる。膜応力σをσ＝100Ｍｐａ、基板のヤング率ＥをＥ＝１９０ＧＰａ、基板のポアッソン比νをν＝0.07とすると、絶縁膜の厚みｄに対して、ウエハの反り量ｔは、表２で与えられる。
Figure 2007294786
表２を参照すると、ウエハ径ｗが200ｍｍで、その厚みｂが0.6ｍｍの場合には、絶縁膜厚みｄを30μｍにしても、反り量ｔは 1.2ｍｍであり、大きな問題はない。しかし、ウエハ厚みｂを例えば0.1ｍｍにまで薄くすると、反り量ｔは約60ｍｍとなり、ウエハの搬送や露光工程で問題を生じることが判る。
本発明は、ウエハの厚みが例えば０．６ｍｍ未満と小さく、且つ、高速作動のために接続電極の電極容量を小さくした場合にも、ウエハの反り量を低減することにより、パッケージとしての取扱いを容易にすることが出来る、ウエハレベル・チップサイズのパッケージ構造を有する半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、基板と、該基板上に形成された半導体回路と、該半導体回路を覆う絶縁膜と、該絶縁膜上に形成され前記半導体回路に導通する外部電極とを備える半導体装置において、
前記絶縁膜は、前記外部電極が形成される絶縁膜部分が他の絶縁膜部分に比して厚く形成されていることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上に内部電極を形成する工程と、前記内部電極上に第１の開口を有する第１の絶縁膜を、前記半導体基板上に形成する工程と、前記第１の絶縁膜上に、前記第１の開口を介して内部電極に接続された電極配線を形成する工程と、前記電極配線の周囲を覆うと共に、該電極配線上に第２の開口を有する第２の絶縁膜を、前記電極配線に対応して前記第１の絶縁膜上に形成する工程と、前記第２の絶縁膜上に、前記第２の開口を介して前記電極配線に接続された外部電極を形成する工程とを有することを特徴とする。
本発明の半導体装置、及び、本発明方法で製造される半導体装置では、外部電極が形成された絶縁膜部分の厚みを他の絶縁膜部分の厚みよりも大きくすることで、外部電極の電極容量が小さくなり、高い周波数を有する信号伝播の際にも、外部電極を経由する際の信号遅延が小さく抑えられる。また、他の絶縁膜部分の厚みを小さくすることにより、基板厚みが小さい場合にも、基板の反り量が小さく抑えられ、基板研磨などの半導体パッケージの取扱いが容易になる。
本発明の半導体装置の好ましい態様では、前記基板がシリコン基板であり、該シリコン基板の厚みが０．６ｍｍ未満である。薄いシリコン基板に適用すると、特に大きな効果が得られる。この場合には、前記外部電極が形成される絶縁膜部分の厚みが５μｍ以上であり、他の絶縁膜部分の厚みが５μｍ未満であることも好ましい。この場合、絶縁膜からシリコン基板に与えられる全体的な応力を低く抑えつつ、外部電極の電極容量を低減し半導体装置の高速作動を可能にする。
前記外部電極の電極容量を０．１ｐＦ以下とすることも本発明の好ましい態様である。この場合、ＧＨｚ級の信号周波数で作動する半導体装置に特に好適である。
本発明の半導体装置の製造方法の好ましい態様では、前記外部電極の形成工程は、前記第１及び第２の絶縁膜上にシード金属層を形成する工程と、該シード金属層上に選択的にめっき層を形成する工程とを含む。外部電極をめっき工程で製造することにより、金属製の外部電極が容易に得られる。
以下、図面を参照し、本発明の実施形態について詳細に説明する。図１は、本発明の一実施形態に係る半導体装置１０を示す断面図で、接続電極（外部電極）がシリコン基板を持つウエハレベル・チップサイズの半導体パッケージの表面に形成された様子を示す。半導体回路が形成されたシリコン基板１１の表面には、薄い絶縁膜１５が一面に形成されており、その薄い絶縁膜１５の一部の表面に、接続電極２２のそれぞれに対応して厚いドーナツ状の絶縁膜１８が形成されている。各接続電極２２は、厚い絶縁膜１８上に形成されており、接続電極２２の表面には、はんだボール２３が搭載されている。また、接続電極２２は、貫通配線１６により、シリコンチップ内部の半導体回路と電気的に接続されている。
上記構造の接続電極２２を用いると、接続電極２２とシリコン基板１１との間には、厚い絶縁膜１８が挟まれているので、その間の静電容量を小さくすることができる。一方、厚い絶縁膜１８は、接続電極２２の直下にのみ形成されているので、この厚い絶縁膜１８によって発生する膜応力は、部分的な領域に限定されている。このため、０．６ｍｍ未満の薄いシリコン基板であっても、絶縁膜による全体的な応力を低く抑え、シリコン基板の反りを小さく抑えることが可能になる。
本実施形態例のパッケージ構造を有する半導体装置では、シリコン基板１１には、小さな反りが発生するのみであり、シリコン基板１１のＣＭＰなどによる加工処理を容易に行うことができる。また、シリコン基板１１に設けた接続電極２２のシリコン基板１１との間の静電容量を小さくできるので、この接続電極２２を経由して高速信号を伝播させる際に、信号遅延時間が過度に大きくなることはない。
次に、図２（ａ）〜（ｆ）の断面図を参照して、上記実施形態の半導体装置を製造するための加工プロセスを説明する。図２（ａ）は、通常のＬＳＩ製造工程で作製された半導体ウエハの部分断面図を示す。半導体ウエハ１１の表面部分には、半導体回路の内部電極を構成するＡｌ電極１２が形成されており、Ａｌ電極１２の上には、Ａｌ電極１２の中央部に接続開口１３を有するＳｉＮ膜１４が形成されている。なお、半導体回路に関しては図示を省略し、その最表面の保護膜であるＳｉＮ膜１４と外部にボンディング等で接続するためのＡｌ電極１２のみを図示している。
図２（ａ）の工程に続いて、半導体ウエハ１１の表面に感光性ポリイミド膜１５を５μｍ厚みに塗布する。次いで、露光、現像により、Ａｌ電極１２上に開口部を設け、更に配線の接着層としてＴｉを0.01μｍ厚みにスパッタ成膜し、配線層としてＣｕを2μｍ厚みにスパッタ成膜する（同図（ｂ））。ＴｉとＣｕは図面上では１枚のＴｉ／Ｃｕ薄膜１６Ａとして示している。引き続き、Ｔｉ／Ｃｕ薄膜１６Ａの表面にレジストを塗布し、露光、現像により、配線パータンを有するレジストマスク１７を形成した後に、ウエットエッチングにより、不要部分のＴｉ／Ｃｕ薄膜１６Ａを取り除き、Ａｌ電極１２上に配線１６を形成する（同図（ｃ））。
更に、表面に残ったレジストマスク１７を剥離した後、Ｔｉ／Ｃｕ配線１６の表面に、感光性ポリイミドを２５μｍ厚みに塗布し、露光、現像によりドーナツ状にポリイミド膜１８を残す。次いで、めっきのシード層としてＴｉを0.01μｍ、Ｃｕを 0.05μｍの厚みでスパッタ成膜し、Ｔｉ／Ｃｕ薄膜１６Ａを形成する（同図（ｄ））。次いで、表面にレジスト膜２０を塗布形成して、露光、現像により円形の開口２１を形成する。しかる後に、その開口２１の内側にＣｕを５μｍ、Ｎｉを２μｍ、Ａｕを0.05μｍの厚みに電気めっきして、Ｃｕ／Ｎｉ／Ａｕめっき層２２を形成する（同図（ｅ））。
次いで、レジスト膜２０を除去し、更に不要な部分のシード層１９を除去する。図２（ｆ）及び図３は、図２（ｅ）の表面からレジスト膜２０を剥離し、シード膜であるＴｉ／Ｃｕ薄膜１９をエッチング除去した後の断面構造、及び、平面構造を示している。これらの図において、めっき層２２が接続電極を構成し、ＳｉＮ膜１４及びポリイミド膜１５が薄い絶縁膜を構成し、ドーナツ状のポリイミド膜１８が厚い絶縁膜を構成する。
上記工程を用いることにより、シリコン基板１１の表面には、薄いポリイミドの絶縁膜１５と、部分的に厚いポリイミドの絶縁膜１８が形成されており、その厚い絶縁膜１８上に接続電極２２が設けられた構造を得る。また、接続電極２２上に、はんだボール２３を搭載することにより、図１のパッケージ構造が得られる。
接続電極２２は、Ｔｉ／Ｃｕ配線１６及びＡｌ電極１２を介してシリコンチップ内部の半導体回路と電気的に接続している。本実施形態では、感光性ポリイミドを用いて部分的に厚い絶縁膜１８を形成している。このため、接続電極２２の直下の絶縁層のみを厚くして、絶縁層のその他の部分を薄くすることで、接続電極２２とシリコン基板１１との間の静電容量を小さくできる。このため、高速作動の半導体装置が得られる。
上記実施形態の構成によれば、半導体ウエハ１１の上に厚み５μｍの絶縁層１５が形成され、接続電極２２の直下のみに厚み３０μｍの絶縁膜１８が形成されているため、チップ全体の絶縁膜の応力は、ほぼ厚み５μｍの絶縁層の応力に相当する。このため、ウエハを薄く研磨しても、ウエハは大きく反ることがない。一方、接続電極２２の直下には、厚み３０μｍの絶縁膜１８が介在するので、シリコン基板１１との間の静電容量を低減する効果が生じ、この電極を介して高速信号を伝播することが可能になる。
即ち、薄いシリコンチップ上に、直接に、低電極容量で且つ大口径の接続電極を設けることが可能になり、高周波デバイスに適した接続信頼性の高い薄型のウエハレベル・チップサイズパッケージが実現できる。
なお、本発明は、ウエハレベル・チップサイズのパッ ケージ（ＷＣＳＰ）のみならず、システムインパッケージ（ＳｉＰ）等で利用される、シリコン基板上に直接に接続電極を設けた構造のインターポザ基板にも適用することが可能である。また、本発明は、シリコン基板等の半導体基板に限定されるものではなく、金属製基板や、絶縁性基板、半絶縁性基板にも適用が可能である。
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体装置及びその製造方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
本発明の一実施形態に係る半導体装置の断面図。 （ａ）〜（ｆ）はそれぞれ、図１の半導体装置の製造プロセスを順次に示す断面図。 図２の半導体装置を、最終工程段階で示す平面図。 従来の半導体パッケージの断面図。
符号の説明
１０：半導体装置（パッケージ）
１１：半導体ウエハ（シリコン基板）
１２：Ａｌ電極
１３：開口
１４：ＳｉＮ膜
１５：絶縁膜（感光性ポリイミド膜）
１６：配線
１６Ａ：Ｔｉ／Ｃｕ薄膜
１７：レジストマスク
１８：絶縁膜（ポリイミド膜）
１９：シード層
２０：レジスト膜
２１：開口
２２：めっき層（接続電極）
２３：はんだボール

Claims (6)

  1. 基板と、該基板上に形成された半導体回路と、該半導体回路を覆う絶縁膜と、該絶縁膜上に形成され前記半導体回路に導通する外部電極とを備える半導体装置において、
    前記絶縁膜は、前記外部電極が形成された絶縁膜部分が他の絶縁膜部分に比して厚く形成されていることを特徴とする半導体装置。
  2. 前記基板がシリコン基板であり、該シリコン基板の厚みが０．６ｍｍ未満である、請求項１に記載の半導体装置。
  3. 前記外部電極が形成された絶縁膜部分の厚みが５μｍ以上であり、他の絶縁膜部分の厚みが５μｍ未満である、請求項２に記載の半導体装置。
  4. 前記外部電極の電極容量が０．１ｐＦ以下である、請求項１〜３の何れか一に記載の半導体装置。
  5. 半導体基板上に内部電極を形成する工程と、
    前記内部電極上に第１の開口を有する第１の絶縁膜を、前記半導体基板上に形成する工程と、
    前記第１の絶縁膜上に、前記第１の開口を介して内部電極に接続された電極配線を形成する工程と、
    前記電極配線の周囲を覆うと共に、該電極配線上に第２の開口を有する第２の絶縁膜を、前記電極配線に対応して前記第１の絶縁膜上に形成する工程と、
    前記第２の絶縁膜上に、前記第２の開口を介して前記電極配線に接続された外部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
  6. 前記外部電極の形成工程は、前記第１及び第２の絶縁膜上にシード金属層を形成する工程と、該シード金属層上に選択的にめっき層を形成する工程とを含む、請求項５に記載の半導体装置の製造方法。
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