JP4136641B2 - 半導体装置の接続条件の算出方法 - Google Patents

半導体装置の接続条件の算出方法 Download PDF

Info

Publication number
JP4136641B2
JP4136641B2 JP2002363219A JP2002363219A JP4136641B2 JP 4136641 B2 JP4136641 B2 JP 4136641B2 JP 2002363219 A JP2002363219 A JP 2002363219A JP 2002363219 A JP2002363219 A JP 2002363219A JP 4136641 B2 JP4136641 B2 JP 4136641B2
Authority
JP
Japan
Prior art keywords
connection
range
temperature
profile
interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002363219A
Other languages
English (en)
Other versions
JP2003324124A (ja
Inventor
志郎 山下
正英 原田
宗博 山田
健一 山本
良輔 木本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2002363219A priority Critical patent/JP4136641B2/ja
Priority to TW092103143A priority patent/TWI222197B/zh
Priority to KR1020030011621A priority patent/KR100560029B1/ko
Priority to US10/372,392 priority patent/US7217645B2/en
Priority to CNB031217672A priority patent/CN1307702C/zh
Publication of JP2003324124A publication Critical patent/JP2003324124A/ja
Application granted granted Critical
Publication of JP4136641B2 publication Critical patent/JP4136641B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Investigating And Analyzing Materials By Characteristic Methods (AREA)

Description

【０００１】
【発明の属する技術分野】
半導体装置に代表される電子部品を電子回路基板上に接続するための接続条件を算出方法に関するものである。
【０００２】
【従来の技術】
図７に示すようなはんだバンプにより電子部品を基板上に搭載接続する場合、そのはんだ付けの温度プロファイルは、電子部品に与える熱衝撃や、濡れなどのはんだ付け性を考慮し決定されていた（非特許文献１）。
【０００３】
また、種々のリフロー装置があり、また接続する電子部品や基板の大きさによりその接続条件は異なる。
【０００４】
それらの接続条件つまり、加熱条件は主にはんだのぬれ性や電子部品の耐熱温度で決定される。
【０００５】
その代表的なリフロー条件を図１に、図１の220℃以上の部分を図２に示す。
【０００６】
【非特許文献１】
仲田周次；これからのマイクロソルダリング技術、工業調査会、1991、P.174〜P.179
【０００７】
【発明が解決しようとする課題】
しかし、従来の技術ではリフロー条件がはんだ接続後の接続強度に与える影響などは全く考慮されていなかった。
【０００８】
すなわち、図１のようなリフロー条件では、１つの基板上に大きさの異なる複数の電子部品（半導体装置を含む）を接続する場合に、熱容量の差が存在するためより小さな電子部品の接続部に大きな熱履歴がかかる。熱負荷が大きいと接続界面の強度が低下し、界面で破断するという問題が発生する。
【０００９】
またリワークを行う場合、その周辺に存在する電子部品の接続部に熱履歴がかかり、さらにリワーク回数が増加すれば、熱履歴が積算される。このように熱履歴が積算されると、電子部品と基板との接続部で熱負荷が大きくなるため、接続界面で破断する可能性が高まる。
【００１０】
これらの問題点は、特に接続に用いるはんだとして、Ｓｎが主成分でＡｇ及びＣｕの少なくとも一方を含む鉛フリーはんだ（特に、Ｓｎ−３（重量％）Ａｇ−０．５（重量％）Ｃｕ）、を用いると熱負荷に著しくもろくなる。これは、Pbフリーはんだが電極部のメタライズと反応しやすいSnを多く含み、またはんだの融点もSn37Pbより高いことから作業温度も高くなり、界面強度に与える影響が大きくなるからである。
【００１１】
つまり、本願に含まれる発明の目的の一つは、電子部品を鉛フリーはんだを用いて電子基板の電極に実装する場合の電子装置の接続信頼性を向上させることにある。
【００１２】
また、そのような接続に適したリフロー条件、そのような接続に適した接続条件の算出方法を提供することを本発明の目的とする。
【００１３】
【課題を解決するための手段】
上記目的は次の態様によって解決し得る。
【００１４】
本発明の半導体装置の接続条件の算出方法は、
（１）複数の基板にそれぞれ設けられた電極パッドに対して、一定温度の加熱プロファイルを用い、加熱温度と溶融時間とで表される接続条件をそれぞれ異なる条件にして、 Sn-Ag-Cu 系の鉛フリーはんだボールを溶融させて接続することで、異なる接続条件により形成された複数のバンプのサンプルを形成するステップと、
（２）前記複数のサンプルのうち、加熱温度の異なる少なくとも２以上のサンプルのバンプを断面観察し、それぞれについてメタライズ界面に形成されている化合物厚さを測定するステップと、
（３）前記得られた少なくとも２以上のサンプルのバンプの化合物厚さの値と、それに対応するサンプルの一定温度の加熱プロファイルを用いた接続条件のそれぞれの加熱温度と溶融時間とを用い、拡散の式Ｘ＝√ 2Dt 、Ｄ＝Ｄ 0 exp （−Ｑ／ｋＴ）、を用いて、拡散定数（Ｄ 0 ，Ｑ）を導出するステップと、
（４）前記複数のサンプルのそれぞれのバンプに対して、せん断試験を行い、その破壊した断面を観察してメタライズ界面での破壊かどうかを判断することで、界面破壊の発生しない一定温度の加熱プロファイルを用いた接続条件の範囲と、界面破壊の発生する一定温度の加熱プロファイルを用いた接続条件の範囲と、を見出し、その境界にある一定温度の加熱プロファイルを用いた接続条件で接続されたサンプルの化合物厚さを抽出するステップと、
（５）前記境界にある一定温度の加熱プロファイルを用いた接続条件で接続されたサンプルの化合物厚さの値と、前記導出した拡散定数（Ｄ 0 ，Ｑ）とを用い、変換式Ｘ 2 ＝Σ 2 Ｄ 0 exp （−Ｑ／ｋＴ ｉ ）Δｔ ｉ を用いることで、ピークを一つもつ加熱プロファイルを用いた接続条件のうち、界面破壊の発生する範囲と発生しない範囲との境界を表すピーク温度と溶融時間とを算出するステップと、を有することを特徴とする。
【００１７】
【発明の実施の形態】
（実施例１）
本発明の接続技術を図７のフローを用いて説明する。
【００１８】
図７（ａ）ははんだ加熱前の状態で、図７（ｂ）ははんだ加熱後の状態である。
【００１９】
電子回路基板１４には、電子回路の一部を構成するＣｕの電極パッド（又は配線）１０の上に無電解Ｎｉ−Ｐでメッキした金属層とSn3Ag0.5Cuのはんだペーストを印刷したはんだ層とが形成されている。
【００２０】
電子部品９は、裏面に電極１０が形成され、電極１０の上にＮｉの金属層１１が形成され、その金属層１１の上にSn3Ag0.5Cuのはんだボールを初期リフローすることにより、はんだバンプ１２が形成されている。
【００２１】
このような電子部品A（28mm角、256ピン、1.27mmピッチ、パッド径0.6mm）、電子部品B（18mm角、256ピン、0.8ピッチ、パッド径0.4mm）、電子部品C（5mm角、8ピン、1.27mmピッチ、パッド径0.6mm）の3個の半導体製品（パッケージ部品）にバンプを形成し、電子回路基板に接続した。
【００２２】
電子回路基板への接続条件を図３に示す。
【００２３】
図３の示すように、部品Ａのはんだバンプ形成は、最高温度240℃、217℃以上の溶融時間30sの条件で行い、部品Ｂのはんだバンプ形成は、最高温度245℃、217℃以上の溶融時間34sの条件で行い、部品Ｃのはんだバンプ形成は、最高温度255℃、217℃以上の溶融時間38sの条件で行った。
【００２４】
以上の条件により電子部品が接続されている電子基板を20個作成し、リフローして、衝撃曲げ試験を行い接続信頼性を評価した。
【００２５】
すべてのパッケージ部品上面中央部の温度が図１に示す接続条件内で接合したにもかかわらず、最も小さくかつ接続条件が最高温度255℃に達した部品Cが20個中7個のテスト基板において接続界面から破断した。
【００２６】
このことから、図１のプロファイルデータで接続しても、接続不良が生じる可能性があることがわかる。
（実施例２）
25mm角、256ピン（1.27mmピッチ、パッド径0.6mm）のパッケージ部品に対し、はんだボールによるバンプ形成を行った後、はんだペーストを用いてテスト基板に接続した。はんだボールはSn3Ag0.5Cu（ボール径0.75mm）、はんだペーストはSn3Ag0.5Cu、電極パッドにはメタライズとして無電解Ni-Pめっき（厚さ8mm）を用いた。はんだバンプ形成は、最高温度240℃、217℃以上の溶融時間40sの条件で行った。基板への接続条件は、最高温度を230℃、240℃、250℃とし、Sn3Ag0.5Cuペーストの融点217℃以上の溶融時間を40s、90s、160s、240sとして接続した。接続後に衝撃曲げ試験を行い接続信頼性を評価した。衝撃曲げ試験結果を図４に示す。図４から、250℃、90s以上、240℃、160s以上の場合に接続界面での破断が発生していることがわかる。しかし、250℃、40s、240℃、90s以下の場合では衝撃曲げ試験で破壊なしであり、良好な接続であることが分かった。以上から、接続信頼性の低下のない領域、すなわち最高温度250℃の場合、220℃以上の溶融時間を80s以内、最高温度240℃の場合、220℃以上の溶融時間を150s以内を適正条件と決定した。図５に基板への接続の適正条件のうち最高温度250℃の場合を示す。また、図６に図５の220℃以上の部分を示す。
【００２７】
図５及び６からわかるように、NiとＰを主成分とする金属層上に形成されたSn−Ag−Cu系の鉛フリーはんだによるバンプが形成された半導体装置と、電極を備えた電子回路基板とを有する電子装置を製造する際に、鉛フリーはんだを220℃以上250℃以下の温度領域で40秒以上80秒以下加熱することにより、接続信頼性を向上させることができている。
【００２８】
また、図６の217℃以上の範囲での加熱温度の平均昇温速度又は平均冷却速度が0.7℃／s以上4.0℃／ｓ以下であることによって、さらに接続信頼性を向上させることがわかった。
【００２９】
さらに、はんだを250℃以下230℃／ｓ以上の温度で３５秒以上加熱することによって、さらに接続信頼性を向上させることがわかった。
【００３０】
また、NiとPを主成分とする金属層上に形成されたSn−Ag−Cu系の鉛フリーはんだで構成されたバンプを有する半導体装置において、前記鉛フリーはんだが220℃以上250℃以下の温度領域で40秒以上80秒以下加熱できることを示す情報が半導体装置メーカーや電子部品メーカーから電子部品とともに書面又はインターネットにより、半導体装置を使用する公開されていると、電子部品のユーザである電子装置メーカー（セットメーカー）は、接続信頼性の高い電子回路装置を提供することができるようになる。
（実施例３及び４）
次に、これらの接続条件をさらに広くて適用するために、検討を加えた結果、次の方法によりプロファイルを生成することが好ましいことがわかった。
【００３１】
なお、検討に用いた電極上に形成したメッキ層の膜質はロット、メッキ材料の製造元、メッキ装置により異なるため、前述の実施例とは多少誤差がある。
【００３２】
図８に接続界面強度の低下のない温度プロファイルを求める方法のフローチャートを示す。まず、基板の接続パッド上に溶融温度と溶融時間を変化させてはんだを接続する。簡素化のため、図９に示すような溶融温度を一定とした温度プロファイルにより接続を行う。その後、せん断試験をそれぞれの条件で行い、これにより接続界面での破壊の発生しない適正リフロー条件の範囲を求める。この要素実験での適正リフロー範囲をもとに接続温度プロファイルの適正の是非を判定する。
【００３３】
しかし、この求めた適正リフロー範囲は一定温度の加熱プロファイルであるため、図１０のような量産時に用いられるピークを持ったプロファイルと異なり適正リフロー範囲がそのまま適用できない。よって、界面破壊発生の有無は熱負荷により決定されており、同様に熱負荷により決定される化合物厚さが同じものは同等の熱負荷を与えられているという考え方をもとに、計算によって一定温度の加熱プロファイルでの適正リフロー範囲をピークをもった加熱プロファイルの適正リフロー範囲に変換する。
【００３４】
佐藤ら；高信頼度マイクロソルダリング技術、工業調査会、P.233〜239によれば、化合物厚さは式(1)、式(2)に示す拡散の√t則に従うことが分かっている。
【００３５】
【数１】
Figure 0004136641
【００３６】
式(2)のうち拡散定数である頻度因子D0と活性化エネルギQを求めることにより、化合物厚さは溶融温度と溶融時間が決定されれば一意的に決まる。よって、まずはんだと接続パッドとの界面の断面観察を行い、ここに形成される化合物の厚さを求め、この求めた化合物厚さからアレニウスプロットを行い、式(2)の頻度因子D0と活性化エネルギQを求める。そして図１１のようにピークを一つもつ任意のプロファイルに対しはんだの融点以上の部分を正弦半波に近似し、これを分割した各微少区間において、得られた頻度因子D0と活性化エネルギQから化合物厚さを計算し、それらを全て足し合わせることにより全熱負荷における化合物厚さを求める。この厚さだけ化合物を成長させる熱負荷を与える一定温度の加熱プロファイルがこのピークを一つもつプロファイルと等価であるとし、得られている一定温度の加熱プロファイル条件での適正リフロー範囲から、ピークを一つもつプロファイルの適正リフロー範囲を求める。式(3)にプロファイルの近似式を、式(4)に250℃一定温度プロファイルへの変換式を示す。
【００３７】
【数２】
Figure 0004136641
【００３８】
上式により図１０のようなピークを一つもつプロファイル条件の接続界面強度の低下のない適正リフロー範囲が得られる。この得られた適正リフロー範囲ではんだ接続を行うことによって、量産時において接続界面強度の低下のない接続を得ることができる。
（実施例３）
まず、Cu/電解Niめっき/Auのメタライズ構成である電極パッドをもつ基板に対し、パッド上にSn3Ag0.5Cuのはんだボールを溶融接続し、はんだバンプを形成した。このときの接続条件は図９に示すような一定温度のプロファイルであり、溶融温度230℃、240℃、250℃で5s、10s、30s、60s、120s、180sとそれぞれ溶融時間を変化させてバンプ形成を行った。その後形成したバンプに対し、せん断試験を行った。図１２にせん断試験結果を示す。また、このせん断試験結果から今回評価したメタライズの適正リフロー範囲を求めた。適正リフロー範囲を図１３に示す。接続界面の強度低下を判定する基準は破断モードにより行い、すべてのバンプがはんだ内で破断した場合を強度低下のないものとし、はんだとメタライズの界面で破断するモードが1バンプでも存在する場合を強度低下と判断した。せん断バンプ数はそれぞれ10バンプとした。
【００３９】
次に、それぞれ形成したバンプのうち溶融温度が230℃、240℃、250℃、溶融時間が180sの条件のバンプに対し、SEMにより断面観察を行った。観察写真の例を図１４に示す。この写真から化合物厚さを求め、溶融温度の逆数と見かけの拡散定数の関係をアレニウスプロットとして示した。アレニウスプロットを図１５に示す。このアレニウスプロットをもとに式(1)、式(2)の拡散の√t則から頻度因子D0と活性化エネルギQを求めた。頻度因子D0はD0=5.56×106(mm2/s)、活性化エネルギQはQ=0.93(eV)であった。
【００４０】
次に、得られた頻度因子D0、活性化エネルギQの値をもとに図１３の適正リフロー範囲を、ピークを一つもつ温度プロファイルでの適正リフロー範囲に変換した。Sn3Ag0.5Cuのはんだボールの接続条件として適当と考えられる、最高温度が225〜260℃の範囲で1℃刻みであり、溶融時間が10〜100sの範囲で10℃刻みである、ピークを一つもつ温度プロファイル全てに対し、図１１に示すように正弦半波に近似した後プロファイルを微少区間に分割し、得られている頻度因子D0と活性化エネルギQの値をもとに式(1)、式(2)を用いて各微少区間に対する化合物厚さを計算し、そして全熱負荷における化合物厚さを求めてデータベース化した。図１３の適正リフロー範囲において250℃の場合60sで接続界面強度が低下するため、この条件が適正・不適正の境界であると考え、この条件で接続した場合の化合物厚さに相当するピークを一つもつ温度プロファイルの範囲をこのデータベースより求めた。図１６にピークを一つもつ温度プロファイルでの適正リフロー範囲を示す。簡素化のため、バンプ形成条件、基板へのリフロー条件、リワーク時にかかる熱負荷条件はすべて同条件として計算した、リワーク回数も考慮した適正リフロー範囲も同時に示す。
【００４１】
次に図１６の得られたピークを一つ持つ温度プロファイルでの適正リフロー範囲の検証を行った。Cu/電解Niめっき/Auのメタライズ構成である電極パッドをもつ基板に対し、パッド上にSn3Ag0.5Cuのはんだボールを溶融接続し、はんだバンプを形成した。溶融条件は最高温度240℃、Sn3Ag0.5Cuの融点である217℃以上の溶融時間、20s、35s、50s、80sのピークを一つもつ温度プロファイルを用いており、それぞれのサンプルに対し1回〜4回まで熱負荷を与えた。その後、形成したはんだバンプに対しせん断試験を行った。せん断バンプ数はそれぞれ10バンプとした。その結果、217℃以上の溶融時間20sで接続したものは、リフロー回数が1回から4回までリフローしたサンプルの内全てはんだ内で破断したが、溶融時間35sでは4回リフロー品、溶融時間50sでは3回及び4回リフロー品、溶融時間80sでは2回、3回、4回リフロー品で界面で破壊するモードが発生した。以上により、図１６のピークを一つ持つ温度プロファイルでの適正リフロー範囲が確からしいことが検証できた。
（実施例４）
次に、Cu/無電解Ni-Pめっき/Auのメタライズ構成である電極パッドをもつ基板に対し、パッド上にSn3Ag0.5Cuのはんだボールを溶融接続し、はんだバンプを形成した。このときの接続条件は図９に示すような一定温度のプロファイルであり、溶融温度230℃、240℃、250℃で5s、10s、30s、60s、120s、180sと溶融時間を変化させてバンプ形成を行った。その後形成したバンプに対し、それぞれせん断試験を行った。図１７にせん断試験結果を示す。また、このせん断強度結果から今回評価したメタライズの適正リフロー範囲を求めた。適正リフロー範囲を図１８に示す。接続界面の強度低下を判定する基準は破断モードにより行い、すべてのバンプがはんだ内で破断した場合を強度低下のないものとし、はんだとメタライズの界面で破断するモードが1バンプでも存在する場合を強度低下と判断した。せん断バンプ数はそれぞれ10バンプとした。
【００４２】
次に、溶融温度が230℃、250℃、270℃、溶融時間が180sの条件でバンプ形成し、SEMにより断面観察を行った。観察写真の例を図１９に示す。この写真から化合物厚さを求め、溶融温度の逆数と見かけの拡散定数の関係をアレニウスプロットとして示した。アレニウスプロットを図２０に示す。このアレニウスプロットをもとに式(1)、式(2)の拡散の√t則から頻度因子D0と活性化エネルギQを求めた。頻度因子D0はD0=5.77(mm2/s)、活性化エネルギQはQ=0.31(eV)であった。
【００４３】
次に、得られた頻度因子D0、活性化エネルギQの値をもとに図１８の適正リフロー範囲を、ピークを一つもつ温度プロファイルでの適正リフロー範囲に変換した。Sn3Ag0.5Cuのはんだボールの接続条件として適当と考えられる、最高温度が225〜260℃の範囲で1℃刻みであり、溶融時間が10〜100sの範囲で10℃刻みである、ピークを一つもつ温度プロファイル全てに対し、図１１に示すように正弦半波に近似した後プロファイルを微少区間に分割し、得られている頻度因子D0と活性化エネルギQの値をもとに式(1)、式(2)を用いて各微少区間に対する化合物厚さを計算し、そして全熱負荷における化合物厚さを求めてデータベース化した。図１８の適正リフロー範囲において250℃の場合60sで接続界面強度が低下するため、この条件が適正・不適正の境界であると考え、この条件で接続した場合の化合物厚さに相当するピークを一つもつ温度プロファイルの範囲をこのデータベースより求めた。図２１にピークをもつプロファイル条件における接続温度適正リフロー範囲を示す。簡素化のため、バンプ形成条件、基板へのリフロー条件、リワーク時にかかる熱負荷条件はすべて同条件として計算した、リワーク回数も考慮した適正リフロー範囲も同時に示す。
【００４４】
次に図２１の得られたピークを一つ持つ温度プロファイルでの適正リフロー範囲の検証を行った。Cu/電解Niめっき/Auのメタライズ構成である電極パッドをもつ基板に対し、パッド上にSn3Ag0.5Cuのはんだボールを溶融接続し、はんだバンプを形成した。溶融条件は最高温度240℃、Sn3Ag0.5Cuの融点である217℃以上の溶融時間、15s、25s、35s、60sのピークを一つもつ温度プロファイルを用いており、それぞれのサンプルに対し1回〜4回まで熱負荷を与えた。その後、形成したはんだバンプに対しせん断試験を行った。せん断バンプ数はそれぞれ10バンプとした。その結果、217℃以上の溶融時間15sで接続したものは、リフロー回数が1回から4回までリフローしたサンプルの内全てはんだ内で破断したが、溶融時間25sでは4回リフロー品、溶融時間35sでは3回及び4回リフロー品、溶融時間60sでは2回、3回、4回リフロー品で界面で破壊するモードが発生した。以上により、図２１のピークを一つ持つ温度プロファイルでの適正リフロー範囲が確からしいことが検証できた。
【００４５】
上述のように、本願発明においては、基板に対して電子部品をSn-Ag-Cu 系の鉛フリーはんだバンプを介して接続する際の溶融条件を相違させて複数の電子部品について行い、バンプのせん断試験を行ってその破壊した断面を観察して界面破壊の発生しない溶融条件の範囲を導出する。次いで、メタライズ界面に形成されている化合物厚さを測定し、化合物厚さに基づいて上述した式からピークを一つもち、かつ界面破壊の発生しない溶融条件の範囲と発生する溶融条件との範囲との境界の溶融条件を求めることで、接続界面強度の低下のない溶融条件を算出することができる。この範囲における全熱負荷は化合物厚さが同じものは同等の熱負荷となっているので、同等の熱負荷となるように、図１６および図２１に示すように求められる溶融時間だけ溶融加熱して半導体装置を製造すれば、電子基板の電極に電子部品を実装する場合の電子装置の接続信頼性を向上させることができるのであります。
このように、従来では全く考慮されていなかった熱容量差やリワークなどに起因した熱負荷増大に伴う接続界面強度が低下する問題に対し、本発明を用いることにより図１６および図２１に示すようなピークを一つもつ任意のプロファイルにおいて、接続界面強度低下のない良好な接続が得られる溶融条件を求めることができる。
【００４６】
【発明の効果】
本発明によれば、電子装置の接続界面強度の低下を抑制できる。
【図面の簡単な説明】
【図１】はんだバンプを用いて接続する電子部品の一般的な基板への接続条件を示した図である。
【図２】はんだバンプを用いて接続する電子部品の一般的な基板への接続条件の220℃以上の部分を示した図である。
【図３】実施例１において、3個のパッケージ部品のテスト基板への接続条件を示した図である。
【図４】実施例２において、前記パッケージ部品にバンプ形成し、はんだペーストにより基板に接続したサンプルに対し、衝撃曲げ試験評価結果の図である。
【図５】実施例２において、前記衝撃曲げ試験評価結果より求めた最高温度250℃の場合の適正接続条件である。
【図６】実施例２において、前記衝撃曲げ試験評価結果より求めた最高温度250℃の適正接続条件の220℃以上の部分を示した図である。
【図７】電子部品と電子回路基板との接合するフローを示す図である。
【図８】接続界面強度の低下のない適正リフロー範囲を求める方法のフローチャート。
【図９】溶融温度を一定とした温度プロファイルの例。（250℃一定）
【図１０】ピークを一つもつ温度プロファイルの例。
【図１１】ピークを一つもつプロファイルにおいて、はんだの融点以上の部分を正弦半波に近似し、微少区間に分割したものの例。
【図１２】実施例３において、一定温度のプロファイルにより接続されたはんだバンプに対するせん断試験評価結果。
【図１３】実施例３において、一定温度のプロファイルにより接続されたはんだバンプに対しせん断試験評価を行うことにより求めた、適正リフロー範囲。
【図１４】実施例３において、一定の温度プロファイルにより接続されたはんだバンプに対し、SEMにより断面観察を行ったものの例。（250℃で180s溶融）
【図１５】実施例３において、一定の温度プロファイルにより接続されたはんだバンプの断面SEM写真から化合物厚さを求め、溶融温度の逆数と化合物厚さの二乗の関係をしめしたアレニウスプロット。
【図１６】実施例３において、一つのピークをもつプロファイル条件に対する接続温度適正リフロー範囲
【図１７】実施例４において、一定温度のプロファイルにより接続されたはんだバンプに対するせん断試験評価結果。
【図１８】実施例４において、一定温度のプロファイルにより接続されたはんだバンプに対しせん断試験評価を行うことにより求めた、適正リフロー範囲。
【図１９】実施例４において、一定の温度プロファイルにより接続されたはんだバンプに対し、SEMにより断面観察を行ったものの例。（250℃で180s溶融）
【図２０】実施例４において、一定の温度プロファイルにより接続されたはんだバンプの断面SEM写真から化合物厚さを求め、溶融温度の逆数と化合物厚さの二乗の関係をしめしたアレニウスプロット。
【図２１】実施例４において、一つのピークをもつプロファイル条件に対する接続温度適正リフロー範囲。
【符号の説明】
１…電子部品の耐熱限界接続条件
２…はんだのぬれ良好最低温度限界接続条件
３…一般的なはんだ接続適正条件
４…テスト基板接続時の部品Aの接続条件
５…テスト基板接続時の部品Bの接続条件
６…テスト基板接続時の部品Cの接続条件
７…接続信頼性低下なしの限界接続条件
８…接続信頼性の低下しないはんだ接続適正条件
９…電子部品
１０…電極
１１…金属層
１２…はんだバンプ
１３……接続用ペースト
１４…基板電極
１０６…一定温度のプロファイル
１０７…溶融時間
１０８…ピークを一つもつプロファイル
１０９…ピークを一つもつプロファイルを正弦半波に近似した融点以上の部分
１１０…ピークを一つもつプロファイルを正弦半波に近似した融点以上の部分を分割した微少区間
１１１…はんだ破壊するモードの凡例
１１２…はんだとメタライズの接続部界面で破壊するモードの凡例
１１３…化合物厚さ
１１４…バンプ形成時の接続界面強度を考慮した適正リフロー限界
１１５…バンプ形成と基板接続を合わせた総熱負荷において、リフロー一回あたりの接続界面強度を考慮した適正リフロー限界
１１６…バンプ形成、基板接続、リワーク１回を合わせた総熱負荷において、リフロー1回あたりの接続界面強度を考慮した適正リフロー限界
１１７…バンプ形成、基板接続、リワーク２回を合わせた総熱負荷において、リフロー1回あたりの接続界面強度を考慮した適正リフロー限界
１１８…メタライズ界面で破壊するモードの凡例
１２１…界面破壊発生を示す凡例
１２２…全てはんだ内破壊を示す凡例
１２３…基板で破壊するモードの凡例

Claims (1)

  1. （１）複数の基板にそれぞれ設けられた電極パッドに対して、
    一定温度の加熱プロファイルを用い、加熱温度と溶融時間とで表される接続条件をそれぞれ異なる条件にして、
    Sn-Ag-Cu 系の鉛フリーはんだボールを溶融させて接続することで、
    異なる接続条件により形成された複数のバンプのサンプルを形成するステップと、
    （２）前記複数のサンプルのうち、加熱温度の異なる少なくとも２以上のサンプルのバンプを断面観察し、それぞれについてメタライズ界面に形成されている化合物厚さを測定するステップと、
    （３）前記得られた少なくとも２以上のサンプルのバンプの化合物厚さの値と、それに対応するサンプルの一定温度の加熱プロファイルを用いた接続条件のそれぞれの加熱温度と溶融時間とを用い、
    拡散の式Ｘ＝√ 2Dt 、Ｄ＝Ｄ 0 exp （−Ｑ／ｋＴ）、
    を用いて、拡散定数（Ｄ 0 ，Ｑ）を導出するステップと、
    （４）前記複数のサンプルのそれぞれのバンプに対して、せん断試験を行い、その破壊した断面を観察してメタライズ界面での破壊かどうかを判断することで、界面破壊の発生しない一定温度の加熱プロファイルを用いた接続条件の範囲と、
    界面破壊の発生する一定温度の加熱プロファイルを用いた接続条件の範囲と、を見出し、
    その境界にある一定温度の加熱プロファイルを用いた接続条件で接続されたサンプルの化合物厚さを抽出するステップと、
    （５）前記境界にある一定温度の加熱プロファイルを用いた接続条件で接続されたサンプルの化合物厚さの値と、前記導出した拡散定数（Ｄ 0 ，Ｑ）とを用い、
    変換式Ｘ 2 ＝Σ 2 Ｄ 0 exp （−Ｑ／ｋＴ ｉ ）Δｔ ｉ
    を用いることで、
    ピークを一つもつ加熱プロファイルを用いた接続条件のうち、界面破壊の発生する範囲と発生しない範囲との境界を表すピーク温度と溶融時間とを算出するステップと、
    を有することを特徴とする半導体装置の接続条件の算出方法。
JP2002363219A 2002-02-28 2002-12-16 半導体装置の接続条件の算出方法 Expired - Fee Related JP4136641B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002363219A JP4136641B2 (ja) 2002-02-28 2002-12-16 半導体装置の接続条件の算出方法
TW092103143A TWI222197B (en) 2002-02-28 2003-02-14 Manufacturing method of semiconductor device and electronic apparatus, and calculating method of connection condition
KR1020030011621A KR100560029B1 (ko) 2002-02-28 2003-02-25 땜납 접속 조건의 산출 방법
US10/372,392 US7217645B2 (en) 2002-02-28 2003-02-25 Method for manufacturing semiconductor device and electronic device and method for calculating connection condition
CNB031217672A CN1307702C (zh) 2002-02-28 2003-02-28 电子装置的制造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002-52621 2002-02-28
JP2002052621 2002-02-28
JP2002363219A JP4136641B2 (ja) 2002-02-28 2002-12-16 半導体装置の接続条件の算出方法

Publications (2)

Publication Number Publication Date
JP2003324124A JP2003324124A (ja) 2003-11-14
JP4136641B2 true JP4136641B2 (ja) 2008-08-20

Family

ID=27806915

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002363219A Expired - Fee Related JP4136641B2 (ja) 2002-02-28 2002-12-16 半導体装置の接続条件の算出方法

Country Status (5)

Country Link
US (1) US7217645B2 (ja)
JP (1) JP4136641B2 (ja)
KR (1) KR100560029B1 (ja)
CN (1) CN1307702C (ja)
TW (1) TWI222197B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6892925B2 (en) * 2002-09-18 2005-05-17 International Business Machines Corporation Solder hierarchy for lead free solder joint
US6854636B2 (en) * 2002-12-06 2005-02-15 International Business Machines Corporation Structure and method for lead free solder electronic package interconnections
US6917113B2 (en) * 2003-04-24 2005-07-12 International Business Machines Corporatiion Lead-free alloys for column/ball grid arrays, organic interposers and passive component assembly
JP4726409B2 (ja) * 2003-09-26 2011-07-20 京セラ株式会社 半導体素子及びその製造方法
US7578966B2 (en) * 2005-06-30 2009-08-25 Intel Corporation Solders with intermetallic phases, solder bumps made thereof, packages containing same, and methods of assembling packages therewith
US7314819B2 (en) * 2005-06-30 2008-01-01 Intel Corporation Ball-limiting metallurgies, solder bump compositions used therewith, packages assembled thereby, and methods of assembling same
US9084377B2 (en) * 2007-03-30 2015-07-14 Stats Chippac Ltd. Integrated circuit package system with mounting features for clearance
KR100876646B1 (ko) * 2007-04-27 2009-01-09 한국과학기술원 취성파괴 방지를 위한 무전해 ＮｉＸＰ로 표면처리된전자부품의 접합 방법
CN101426344B (zh) * 2007-11-02 2011-03-16 上海华为技术有限公司 回流温度曲线设定方法及其装置
KR200452423Y1 (ko) * 2009-01-23 2011-02-28 목준수 조립식 행거형 간판
KR101013842B1 (ko) * 2010-10-25 2011-02-14 지스텍코리아(주) 정보 안내 표시장치
JP6111584B2 (ja) * 2012-03-06 2017-04-12 三菱マテリアル株式会社 はんだバンプの製造方法
CN104325205B (zh) * 2014-10-24 2016-09-14 青岛橡胶谷知识产权有限公司 一种贴片元件的回流焊接方法
JP6513950B2 (ja) * 2015-01-07 2019-05-15 ナミックス株式会社 無洗浄フラックス、および半導体パッケージの製造方法
US11029677B2 (en) * 2017-12-29 2021-06-08 China Petroleum & Chemical Corporation Method of assessing reliability of electronics assemblies under drilling vibration conditions
CN110297013A (zh) 2018-03-23 2019-10-01 台达电子工业股份有限公司 焊锡制程方法
CN108848627B (zh) * 2018-07-13 2019-12-17 珠海格力电器股份有限公司 回流炉温区划分方法、装置及计算机可读存储介质
CN110909507A (zh) 2018-09-12 2020-03-24 台达电子工业股份有限公司 焊锡制程参数建议方法
CN114211081A (zh) * 2021-12-15 2022-03-22 航天科工防御技术研究试验中心 Sn基无铅多晶焊点的制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG111958A1 (en) * 1998-03-18 2005-06-29 Hitachi Cable Semiconductor device
JP3444245B2 (ja) 1999-09-03 2003-09-08 日本電気株式会社 無電解ニッケル／金メッキへのはんだ付け方法、配線構造体、回路装置及びその製造方法
JP3619410B2 (ja) * 1999-11-18 2005-02-09 株式会社ルネサステクノロジ バンプ形成方法およびそのシステム
TW516984B (en) * 1999-12-28 2003-01-11 Toshiba Corp Solder material, device using the same and manufacturing process thereof
JP2001237279A (ja) 2000-02-23 2001-08-31 Hitachi Ltd 半導体装置及びそれを用いた電子装置
JP2001274539A (ja) 2000-03-28 2001-10-05 Matsushita Electric Works Ltd 電子デバイス搭載プリント配線板の電極接合方法
JP2002043637A (ja) 2000-07-24 2002-02-08 Aisin Seiki Co Ltd 熱電デバイス
US6884707B1 (en) * 2000-09-08 2005-04-26 Gabe Cherian Interconnections
JP3640876B2 (ja) * 2000-09-19 2005-04-20 株式会社ルネサステクノロジ 半導体装置及び半導体装置の実装構造体
JP2002110799A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
US6564986B1 (en) * 2001-03-08 2003-05-20 Xilinx, Inc. Method and assembly for testing solder joint fractures between integrated circuit package and printed circuit board
US6846735B1 (en) * 2002-09-05 2005-01-25 Bridge Semiconductor Corporation Compliant test probe with jagged contact surface
US6897141B2 (en) * 2002-10-23 2005-05-24 Ocube Digital Co., Ltd. Solder terminal and fabricating method thereof
JP3988710B2 (ja) * 2003-03-05 2007-10-10 三菱電機株式会社 金属電極を用いた接合方法

Also Published As

Publication number Publication date
US7217645B2 (en) 2007-05-15
CN1442892A (zh) 2003-09-17
KR100560029B1 (ko) 2006-03-13
TWI222197B (en) 2004-10-11
JP2003324124A (ja) 2003-11-14
US20030230806A1 (en) 2003-12-18
TW200308070A (en) 2003-12-16
CN1307702C (zh) 2007-03-28
KR20030071511A (ko) 2003-09-03

Similar Documents

Publication Publication Date Title
JP4136641B2 (ja) 半導体装置の接続条件の算出方法
US7013564B2 (en) Method of producing an electronic device having a PB free solder connection
JP5773451B2 (ja) 無鉛高温用化合物
JP5724411B2 (ja) はんだ、はんだ付け方法及び半導体装置
US7132020B2 (en) Solder for use on surfaces coated with nickel by electroless plating
Tu et al. Comparative study of micro-BGA reliability under bending stress
JP5031677B2 (ja) 接合構造体の製造方法
Tu et al. Study of micro-BGA solder joint reliability
JP2019063830A (ja) はんだ合金、はんだ接合材料及び電子回路基板
JP5231727B2 (ja) 接合方法
JP6355091B1 (ja) はんだ合金およびそれを用いた接合構造体
JP6212901B2 (ja) 電子デバイス用の接合構造及び電子デバイス
JPH0985484A (ja) 鉛フリーはんだとそれを用いた実装方法及び実装品
Chen et al. Interfacial reactions of Ag and Ag-4Pd stud bumps with Sn-3Ag-0.5 Cu solder for flip chip packaging
JP4573167B2 (ja) ロウ材シート
JP2005026594A (ja) 基板上に付着あるいは埋め込まれた固体試料の剥離試験方法
TW201625376A (zh) 電子裝置及其製造方法
JP3592054B2 (ja) 電子回路及びその製造方法
JP6543890B2 (ja) 高温はんだ合金
KR102259122B1 (ko) 접합 구조체의 제조 방법
JP2004114123A (ja) はんだ被覆ボールおよびその製造方法、ならびに半導体接続構造の形成方法
Vandevelde et al. FP5-CSG-IMECAT: Highlights of a EC funded Project on Lead-Free Materials and Assembly Development Technologie
JP5609204B2 (ja) 半導体装置及び電子機器
JP2019063865A (ja) はんだ合金、はんだ接合材料及び電子回路基板
Kang et al. Diffusional processes in metallurgical interconnections

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041018

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20041018

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050315

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060317

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060626

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060825

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060915

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080603

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120613

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120613

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130613

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130613

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140613

Year of fee payment: 6

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees