JP4296434B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
電子部品を小型化するためには、半導体装置の外形は小さい方が好ましい。しかし、半導体装置の役割が多様化するにつれ、半導体チップに形成される集積回路の高集積化が進んでいる。すなわち、現在では、半導体装置の小型化と、集積回路の高集積化という２つの要求を同時に満たすことが可能な半導体装置の開発が進んでいる。
この要求を満たすために、外形が、半導体チップとほぼ同じ大きさの半導体装置が注目されている。このタイプの半導体装置によると、半導体チップを小型化することができれば、半導体装置を小型化することが可能になる。
ところで、半導体装置の信頼性を確保するために、集積回路は、様々な制約のもとで設計されている。集積回路の設計の制約が少なくなれば、集積回路領域を小さくすることが可能になり、半導体チップを小さくすることができる。すなわち、集積回路の設計の制約が少ない半導体チップを利用することができれば、外形の小さい半導体装置を製造することができる。
本発明の目的は、小型化が可能で、かつ、信頼性が高い半導体装置を提供することにある。
特開平２−２７２７３７号公報
（１）本発明に係る半導体装置は、集積回路が形成された半導体チップと、
前記半導体チップの第１の領域に形成されてなり、複数行複数列に配列された電極と、
前記半導体チップの前記第１の領域を囲む第２の領域内に形成された樹脂突起と、
前記樹脂突起上に形成されてなり、前記複数の電極と電気的に接続された複数の電気的接続部と、
を含む。本発明によると、小型化が可能で、かつ、信頼性が高い半導体装置を提供することができる。
（２）この半導体装置において、
前記電極は、複数行複数列に配列された１グループの電極を含み、
前記１グループの電極は、それぞれ、平行に延びる複数の第１の直線と、前記第１の直線と交差する複数の第２の直線とのいずれかの交点とオーバーラップするように配置されてなり、
前記１グループの電極と電気的に接続された前記電気的接続部は、前記第１の直線に沿って延びる形状をなす、前記第１の直線よりも少ない数の前記樹脂突起上に形成されていてもよい。
（３）この半導体装置において、
前記１グループの電極と電気的に接続された前記電気的接続部は、すべて、１つの前記樹脂突起上に形成されていてもよい。
（４）この半導体装置において、
前記第１及び第２の直線は、直交していてもよい。
（５）この半導体装置において、
前記第１及び第２の直線は、斜めに交差していてもよい。
（６）この半導体装置において、
前記半導体チップは長方形をなし、
前記第１の直線は、前記半導体チップの短辺と平行に延びていてもよい。
（７）この半導体装置において、
前記半導体チップは長方形をなし、
前記第１の直線は、前記半導体チップの長辺と平行に延びていてもよい。
（８）この半導体装置において、
前記複数の電極は、複数のＩ／Ｏセルと電気的に接続されてなり、
前記半導体チップには、複数行複数列に配列されたＩ／Ｏセルが形成されてなり、
それぞれの前記電極は、いずれかの前記Ｉ／Ｏセルと電気的に電気的に接続されていてもよい。これによると、半導体チップの集積回路領域を小さくすることができる。そのため、外形の小さい半導体チップを利用することができるため、半導体装置をさらに小型化することができる。
（９）この半導体装置において、
前記１グループの電極は、それぞれ、対応するいずれか１つの前記Ｉ／Ｏセル上に形成されていてもよい。これによると、さらに小型化が可能な半導体装置を提供することができる。
（１０）この半導体装置において、
前記電極は、前記集積回路とオーバーラップする領域内に形成されていてもよい。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下に示す内容を自由に組み合わせたものを含むものとする。
以下、図１〜図３を参照して、本発明を適用した実施の形態に係る半導体装置について説明する。ここで、図１は、本発明を適用した実施の形態に係る半導体装置１の概略図である。また、図２は、図１の一部拡大図である。そして、図３は、図２のIII−III線断面の一部拡大図である。
本実施の形態に係る半導体装置は、図１〜図３に示すように、半導体チップ１０を含む。半導体チップ１０は、例えばシリコン基板であってもよい。半導体チップ１０には、集積回路１２が形成されていてもよい（図３参照）。集積回路１２の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。半導体チップ１０の集積回路１２が形成された面（能動面）は、長方形をなしていてもよい（図１参照）。ただし、半導体チップ１０の能動面は、正方形をなしていてもよい（図示せず）。なお、本発明は、複数の半導体チップを含む半導体ウエハに拡張してもよい（図示せず）。このとき、半導体ウエハは、複数の半導体チップとなる領域を含んでいてもよい。
本実施の形態に係る半導体装置は、図１〜図３に示すように、半導体チップ１０に形成された複数の電極１４を含む。電極１４は、複数行複数列に配列されてなる。電極１４は、半導体チップ１０の第１の領域内に形成されてなる。逆に、半導体チップの電極１４が形成された領域を指して、第１の領域と称してもよい。電極１４は、半導体チップ１０の集積回路１２が形成された面（能動面）に形成されていてもよい。電極１４は、集積回路１２とオーバーラップする領域内に形成されていてもよい。このとき、集積回路１２は、第１の領域とオーバーラップするように形成されていてもよい。電極１４は、例えば、集積回路１２を構成するトランジスタとオーバーラップするように形成されていてもよい。電極１４は、集積回路１２と電気的に接続されていてもよい。あるいは、集積回路１２に電気的に接続されていない導電体を含めて、電極１４と称してもよい。電極１４は、半導体チップの内部配線の一部であってもよい。電極１４は、アルミニウム又は銅等の金属で形成されていてもよい。半導体チップ１０にはパッシベーション膜１６が形成されていてもよく、このとき、電極１４は、パッシベーション膜１６からの露出領域であってもよい（図３参照）。なお、パッシベーション膜は、例えば、ＳｉＯ２やＳｉＮ等の無機絶縁膜であってもよい。あるいは、パッシベーション膜１６は、ポリイミド樹脂などの有機絶縁膜であってもよい。
電極１４は、図１及び図２に示すように、複数行複数列に配列された１グループの電極１８を含んでいてもよい。電極１８は、それぞれ、平行に延びる複数の第１の直線１０１と、第１の直線１０１と交差する、複数の第２の直線１０２とのいずれかの交点とオーバーラップするように配置されていてもよい。図１及び図２に示すように、１グループの電極１８は、２本の第１の直線１０１上に配置されていてもよい。ただし、１グループの電極１８は、３本以上の複数の第１の直線１０１上に配置されていてもよい（図示せず）。半導体チップ１０（半導体チップ１０の能動面）が長方形をなす場合、第１の直線１０１は、該長方形の短辺と平行に延びる直線であってもよい。あるいは、第１の直線１０１は、半導体チップ１０の長辺と平行に延びる直線であってもよい。また、第２の直線１０２は、第１の直線１０１と直交する直線であってもよい。あるいは、第２の直線１０２は、第１の直線１０１と斜めに交差する直線であってもよい。例えば、電極１８は、図１及び図２に示すように、４×２に配列されていてもよい。ただし、本実施の形態に係る半導体装置はこれに限られず、電極１８は、Ｍ×Ｎ（但し、Ｍ及びＮは、２以上の整数）に配列されていてもよい。
電極１４は、第１の直線１０１と交差する方向に延びる直線に沿って配列された他のグループの電極１９をさらに含んでいてもよい。半導体チップ１０（半導体チップ１０の能動面）が長方形をなす場合、電極１９は、該長方形の長辺に沿って配列されていてもよい。電極１９は、図１に示すように、該長辺に沿って一列に配列されていてもよい。ただし、電極１９は、該長辺に沿って、複数列に配列されていてもよい。すなわち、電極１９は、複数行複数列に配列されていてもよい。
半導体チップ１０には、複数行複数列に配列されたＩ／Ｏセルが形成されていてもよい。そして、電極１４は、Ｉ／Ｏセルと電気的に接続されていてもよい。１グループの電極１８と電気的に接続されたＩ／Ｏセルは、複数行複数列に配列されていてもよい。このとき、電極１８は、それぞれ、対応するＩ／Ｏセル上に形成されていてもよい。また、電極１９は、それぞれ、対応するＩ／Ｏセル上に形成されていてもよい。このとき、電極１４は、すべて、対応するＩ／Ｏセル上に形成されていてもよい。
本実施の形態に係る半導体装置は、図１に示すように、半導体チップ１０上に形成された複数の樹脂突起２０を含む。樹脂突起２０は、半導体チップ１０の電極１４が形成された面（能動面）上に形成されてなる。樹脂突起２０は、パッシベーション膜１６上に形成されていてもよい。そして、樹脂突起２０は、第１の領域を囲む第２の領域内に形成されてなる。すなわち、樹脂突起２０は、電極１４が形成された領域よりも外側の領域（のみ）に形成されていてもよい。樹脂突起２０は、集積回路１２が形成された領域よりも外側（のみ）に形成されていてもよい。ただし、本実施の形態に係る半導体装置は、樹脂突起２０（集積回路１２）よりも外側の領域に配置された電極を含んでいてもよい（図示せず）。なお、本発明に係る半導体装置では、１つの半導体チップには、一体的に形成された１つの樹脂突起のみが形成されていてもよい。このとき、樹脂突起は、第２の領域内に、第１の領域を囲むように形成されていてもよい。
樹脂突起２０の材料は特に限定されず、既に公知となっているいずれかの材料を適用してもよい。例えば、樹脂突起２０は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）、フェノール樹脂等の樹脂で形成されていてもよい。また、樹脂突起２０の形状は特に限定されるものではない。例えば、樹脂突起２０は、直線状に形成されていてもよい（図１参照）。このとき、樹脂突起２０は、半導体チップ１０の辺に沿って延びるように形成されていてもよい。樹脂突起２０は、第１の直線１０１と平行に延びる形状をなす樹脂突起２１を含んでいてもよい。樹脂突起２１は、半導体チップ１０の短辺に沿って延びる形状をなしていてもよい。また、樹脂突起２０の表面は、曲面になっていてもよい。このとき、図２に示すように、樹脂突起２０の断面形状は半円状をなしていてもよい。ただし、樹脂突起２０は、半球状をなしていてもよい（図示せず）。
本実施の形態に係る半導体装置は、複数の電気的接続部３０を含む。電気的接続部３０は、樹脂突起２０上に形成されてなる。電気的接続部３０は、それぞれ、電極１４と電気的に接続されてなる。例えば、電気的接続部３０は、電極１４上から引き出されて樹脂突起２０上に至るように形成された配線３２の一部（樹脂突起２０とオーバーラップする領域）を指していてもよい。なお、図１に示すように、１つの樹脂突起２０上に、複数の電気的接続部３０が形成されていてもよい。ただし、１つの樹脂突起２０上には、１つの電気的接続部３０のみが形成されていてもよい（図示せず）。
本実施の形態に係る半導体装置では、１グループの電極１８と電気的に接続された電気的接続部３４は、第１の直線１０１の本数よりも少ない数の樹脂突起２０（樹脂突起２１）上に形成されていてもよい。このとき、樹脂突起２０は、第１の直線１０１に沿って延びる形状をなしていてもよい。すなわち、１グループの電極１８と電気的に接続された電気的接続部３４は、第１の直線１０１に沿って延びる、第１の直線１０１よりも少ない数（例えば１つ）のグループに分けることができるように配列されていてもよい。例えば図１に示すように、１グループの電極１８と電気的に接続された電気的接続部３４は、すべて、１つの樹脂突起２０（樹脂突起２１）上に形成されていてもよい。
配線３２（電気的接続部３０，３４）の構造及び材料は、特に限定されるものではない。例えば、配線３２は、単層で形成されていてもよい。あるいは、配線３２は、複数層で形成されていてもよい。このとき、配線３２は、チタンタングステンによって形成された第１の層と、金によって形成された第２の層とを含んでいてもよい（図示せず）。
本実施の形態に係る半導体装置１は、以上の構成をなしていてもよい。図４には、半導体装置１が、配線基板４０に実装された様子を示す。ここで、配線基板４０はリジッド基板（例えばガラス基板、シリコン基板）であってもよいし、フレキシブル基板（例えばフィルム基板）であってもよい。配線基板４０は、電気的接続部４２を有する。電気的接続部４２は、配線基板４０の配線パターンの一部であってもよい。半導体装置１は、半導体チップ１０の能動面が配線基板４０と対向するように搭載されていてもよい。そして、配線基板４０の電気的接続部４２と電気的接続部３０とは、接触して電気的に接続されていてもよい。詳しくは、半導体装置１の電気的接続部３０が、配線基板４０の電気的接続部４２と接触して電気的に接続されていてもよい。これによると、樹脂突起２０の弾性力によって、電気的接続部３０と電気的接続部４２とを押し付けることができる。そのため、電気的な接続信頼性の高い半導体装置を提供することができる。そして、半導体装置１は、接着剤５０によって、配線基板４０に接着されていてもよい。半導体装置１は、接着剤５０によって、配線基板４０に固着されていてもよい。接着剤５０によって半導体装置１と配線基板４０との間隔を保つことによって、樹脂突起２０が弾性変形した状態を維持してもよい。なお、図示しないが、半導体装置１は、電子モジュール１０００を構成するガラス基板に直接実装されていてもよい。このとき、電子モジュール１０００の配線パターンは、ガラスの上に形成されていてもよい。電子モジュール１０００の配線パターンがガラスの上に形成されている場合は、ＣＯＧ（Chip On Glass）実装と称される実装形態となる。その接続メカニズムは、上述したものと同様であってもよい。
そして、図５には、半導体装置１が実装された電子モジュール１０００を示す。電子モジュール１０００は、表示デバイスであってもよい。表示デバイスは、例えば液晶表示デバイスやＥＬ（Electrical Luminescence）表示デバイスであってもよい。そして、半導体装置１は、表示デバイスを制御するドライバＩＣであってもよい。
本発明によると、小型化が可能で、かつ、信頼性が高い半導体装置を提供することができる。以下、この効果について説明する。
従来、半導体チップ（半導体チップ）の電極は、能動面の中央領域（集積回路とオーバーラップする領域）を避けて、周縁領域に形成されることが一般的であった。その理由としては様々なものが考えられるが、例えば、実装時の圧力により集積回路の特性が変化することを防止することが挙げられる。詳しくは、半導体装置を実装する際や、半導体チップをパッケージする際には、電極に力が加えられることがあった。この場合に、電極の直下に集積回路が配置されていると、実装時に集積回路に力が加わり、集積回路の特性を変化させる恐れがある。これを防止するために、電極を、集積回路とオーバーラップしないように配置する必要性が生じることがあった。そして、これが電極の配置に対する制約となり、集積回路の設計を制約する原因になることがあった。
しかし、先に説明したように、半導体装置１によると、電気的接続部３０が外部端子として利用される。そして、電気的接続部３０は、樹脂突起２０上に形成されている。そのため、半導体装置１によると、電極１４に力を加えることなく半導体装置を実装することができる。そのため、本発明によると、電極１４が集積回路１２上に形成されている場合にも、実装時に集積回路１２の特性が変化しない半導体装置を提供することができる。すなわち、本発明によると、電極１４を自由に配置した場合にも集積回路１２の信頼性を確保することができるため、電極１４の高密度配置が可能になる。
このことから、本発明によると、半導体チップ１０の集積回路１２の設計の自由度を高めることができる。従来、集積回路１２と重複しないように電極を配置するために、半導体チップの内側に、内部配線を引き回していた。しかし、半導体装置の微細化や、集積回路の高集積化が進むと、内部配線の引き回しが難しくなる。そして、内部配線が引き回せないことが原因で、集積回路１２の設計に制約が生じることが予想される。ところが、半導体装置１によると、電極１４の配置の制約が少なくなるため、集積回路１２の設計の制約を減らすことができる。そのため、集積回路１２の設計の自由度が高くなる。すなわち、半導体装置１によると、集積回路１２の設計の自由度が高い半導体チップ１０を利用することが可能な半導体装置を提供することができる。そして、集積回路１２の設計の自由度が高まるため、集積回路１２の信頼性を確保しつつ、集積回路１２の形成領域を小さくすることができる。また、本発明によると、電極１４を複数行複数列に配列することで、電極１４の形成領域を小さくすることができる。そのため、半導体装置１によると、外形が小さく、かつ、信頼性の高い半導体装置を提供することができる。
また、Ｉ／Ｏセルを複数行複数列に配列することで、半導体チップ１０をさらに小型化することが可能になる。すなわち、Ｉ／Ｏセルを複数行複数列に配列することで、Ｉ／Ｏセルが占める面積を小さくすることができると同時に、半導体チップ１０の集積回路１２を省スペース設計することが可能になるため、半導体チップ１０を小型化することが可能になる。さらに、電極１４（電極１８）を、Ｉ／Ｏセルとオーバーラップするように形成することで、Ｉ／Ｏセルの形成領域の外側に、電極を形成するためのスペースを設ける必要がなくなるため、さらに半導体チップ１０の小型化が可能になる。なお、先に説明したように、半導体装置１によると、電極１４に力を加えることなく半導体装置を実装することができる。そのため、電極１４がＩ／Ｏセル上に形成されている場合にも、半導体装置の信頼性を確保することができる。
また、半導体装置１によると、汎用性の高い半導体装置を提供することができる。詳しくは、半導体装置１によると、電極１４の配列（集積回路１２の設計）が異なる半導体チップであっても、電気的接続部３０を、同じ位置に形成することが可能になる。そのため、集積回路１２の設計の異なる半導体チップを、１つの配線基板に実装することが可能になる。あるいは、同じ設計の集積回路１２を有する半導体チップ１０であっても、電気的接続部３０の配列を変えることができる。そのため、同じ集積回路が形成された半導体チップを、異なる設計の配線基板に実装することが可能になる。
図６は、本発明を適用した実施の形態の変形例に係る半導体装置について説明するための図である。ただし、図６では、簡単のため、樹脂突起２０及び配線３２（電気的接続部３０）を省略する。本実施の形態に係る半導体装置では、半導体チップ１０の電極６０は、すべて、平行に延びる複数の第１の直線１０３と、平行に延びる複数の第２の直線１０４との交点上に配置されていてもよい。このとき、図６に示すように、第１及び第２の直線１０３，１０４は、直交する直線であってもよい。また、複数の第１及び第２の直線は、それぞれ、等間隔に配列されていてもよい。詳しくは、複数の第１の直線１０３は、等間隔に配列されていてもよい。また、複数の第２の直線１０４は、等間隔に配列されていてもよい。このとき、第１の直線１０３と第２の直線１０４とは、同じ間隔で配列されていてもよい。ただし、第１及び第２の直線は、斜めに交差する直線であってもよい（図示せず）。本実施の形態によっても、信頼性が高く、かつ、小型化が可能な半導体装置を提供することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図２は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図３は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図４は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図５は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図６は、本発明を適用した実施の形態の変形例に係る半導体装置について説明するための図である。
符号の説明
１…半導体装置、 １０…半導体チップ、 １２…集積回路、 １４…電極、 １６…パッシベーション膜、 １８…電極、 １９…電極、 ２０…樹脂突起、 ２１…樹脂突起、 ３０…電気的接続部、 ３２…配線、 ３４…電気的接続部、 ３５…グループ、 ４０…配線基板、 ４２…電気的接続部、 ５０…接着剤、 ６０…電極、 １０１…第１の直線、 １０２…第２の直線、 １０３…第１の直線、 １０４…第２の直線

Claims (9)

  1. 集積回路が形成された半導体チップと、
    前記半導体チップの第１の領域に形成されてなり、複数行複数列に配列された電極と、
    前記半導体チップの前記第１の領域を囲む第２の領域内に形成された樹脂突起と、
    前記樹脂突起上に形成されてなり、前記複数の電極と電気的に接続された複数の電気的接続部と、
    を含み、
    前記電極は、複数行複数列に配列された１グループの電極を含み、
    前記１グループの電極は、それぞれ、平行に延びる複数の第１の直線と、前記第１の直線と交差する複数の第２の直線とのいずれかの交点とオーバーラップするように配置されてなり、
    前記１グループの電極と電気的に接続された前記電気的接続部は、前記第１の直線に沿って延びる形状をなす、前記第１の直線よりも少ない数の前記樹脂突起上に形成されてなる半導体装置。
  2. 請求項１記載の半導体装置において、
    前記１グループの電極と電気的に接続された前記電気的接続部は、すべて、１つの前記樹脂突起上に形成されてなる半導体装置。
  3. 請求項１又は請求項２記載の半導体装置において、
    前記第１及び第２の直線は、直交してなる半導体装置。
  4. 請求項１又は請求項２記載の半導体装置において、
    前記第１及び第２の直線は、斜めに交差してなる半導体装置。
  5. 請求項１から請求項４のいずれかに記載の半導体装置において、
    前記半導体チップは長方形をなし、
    前記第１の直線は、前記半導体チップの短辺と平行に延びてなる半導体装置。
  6. 請求項１から請求項４のいずれかに記載の半導体装置において、
    前記半導体チップは長方形をなし、
    前記第１の直線は、前記半導体チップの長辺と平行に延びてなる半導体装置。
  7. 請求項１から請求項６のいずれかに記載の半導体装置において、
    前記半導体チップには、複数行複数列に配列されたＩ／Ｏセルが形成されてなり、
    それぞれの前記電極は、いずれかの前記Ｉ／Ｏセルと電気的に電気的に接続されてなる半導体装置。
  8. 請求項７記載の半導体装置において、
    前記１グループの電極は、それぞれ、対応するいずれか１つの前記Ｉ／Ｏセル上に形成されてなる半導体装置。
  9. 請求項１から請求項８のいずれかに記載の半導体装置において、
    前記電極は、前記集積回路とオーバーラップする領域内に形成されてなる半導体装置。
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