TWI584506B - 磁性記憶體及其製造方法 - Google Patents

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TWI584506B
TWI584506B TW103108951A TW103108951A TWI584506B TW I584506 B TWI584506 B TW I584506B TW 103108951 A TW103108951 A TW 103108951A TW 103108951 A TW103108951 A TW 103108951A TW I584506 B TWI584506 B TW I584506B
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Description

磁性記憶體及其製造方法 [相關申請案之交叉參考]
本申請案係基於且主張2013年3月22日申請之美國臨時申請案第61/804,517號及2013年9月4日申請之美國專利申請案第14/018,215號之優先權權利，所有該等案之全文以引用的方式併入本文中。
本文所描述之實施例大體上係關於一種具有一磁阻元件之磁性記憶體及其製造方法。
近年來，具有一電阻變化元件之一半導體記憶體(諸如一PRAM(相變隨機存取記憶體)或一MRAM(磁性隨機存取記憶體))已日益受關注且一直被開發，其中將電阻變化元件用作為一記憶體元件。MRAM係藉由使用一磁阻效應來將「1」或「0」資訊儲存於一記憶體單元中來執行一記憶體操作之一裝置，且具有諸如非揮發性、高速操作、高整合性及高可靠性之特徵。
已報導使用展現一穿隧磁阻(TMR)效應及其他磁阻效應之元件的諸多MRAM。磁阻效應元件之一者係一磁性穿隧接面(MTJ)元件，其包含一記錄層(其具有一可變磁化方向)、一絕緣膜(其作為一穿隧障壁)及一參考層(其維持一預定磁化方向)之一個三層多層結構。
MTJ元件之電阻根據記錄層及參考層之磁化方向而變動。當此等 磁化方向平行時，電阻呈現一最小值，且當該等磁化方向反平行時，電阻呈現一最大值，且藉由使平行狀態及反平行狀態分別與二進位資訊「0」及二進位資訊「1」關聯來儲存資訊。
將資訊寫入至MTJ元件涉及：一磁場寫入方案，其中由流動通過一寫入導線之一電流所致之一電流磁場僅使記錄層中之磁化方向反向；及使用自旋角動量移動之一寫入(自旋注入寫入)方案，其中藉由使一自旋極化電流通過MTJ元件自身來使記錄層中之磁化方向反向。
在前一方案中，當減小元件尺寸時，構成記錄層之一磁體之矯頑性增強且寫入電流趨向於增大，且因此難以達成小型化及電流之減小兩者。
另一方面，在後一方案(自旋注入寫入方案)中，隨著構成記錄層之磁性層之體積變小，待注入之自旋極化電子之數目可更少，且因此預期可易於達成小型化及電流之減小兩者。
10‧‧‧選擇電晶體
20‧‧‧磁性穿隧接面(MTJ)元件/堆疊膜
30‧‧‧蝕刻遮罩
31‧‧‧抗蝕圖案
41‧‧‧層
43‧‧‧高度差
71‧‧‧溝渠
72‧‧‧凹入部分
72a‧‧‧凹入部分
81‧‧‧溝渠
100‧‧‧矽基板
101‧‧‧隔離區域
102‧‧‧閘極絕緣膜
103‧‧‧閘極電極
104‧‧‧源極區域及汲極區域
150‧‧‧接觸插塞
151‧‧‧下接觸插塞/第一接觸插塞/導電膜
152‧‧‧上接觸插塞/第二接觸插塞/導電膜
152a‧‧‧上接觸插塞/導電膜
152b‧‧‧上接觸插塞
160‧‧‧接觸插塞
170‧‧‧佈線
180‧‧‧層間絕緣膜
181‧‧‧層間絕緣膜
182‧‧‧層間絕緣膜
183‧‧‧層間絕緣膜
183a‧‧‧層間絕緣膜
183b‧‧‧層間絕緣膜
183c‧‧‧層間絕緣膜
184‧‧‧絕緣膜
185‧‧‧絕緣膜
186‧‧‧絕緣膜
201‧‧‧下電極
202‧‧‧儲存層
203‧‧‧穿隧障壁層
204‧‧‧參考層
205‧‧‧位移調整層
206‧‧‧罩蓋層
207‧‧‧上電極
R1‧‧‧外半徑
R2‧‧‧內半徑
圖1係示意性繪示根據一第一實施例之一磁性記憶體的一橫截面圖；圖2係用於解釋根據第一實施例之磁性記憶體之一製造方法的一橫截面圖；圖3係接續於圖2之用於解釋根據第一實施例之磁性記憶體之製造方法的一橫截面圖；圖4係接續於圖3之用於解釋根據第一實施例之磁性記憶體之製造方法的一橫截面圖；圖5係接續於圖4之用於解釋根據第一實施例之磁性記憶體之製造方法的一橫截面圖；圖6係接續於圖5之用於解釋根據第一實施例之磁性記憶體之製造方法的一橫截面圖； 圖7係用於解釋一比較實例之一磁性記憶體之一製造方法之一問題的一橫截面圖；圖8係示意性繪示根據一第二實施例之一磁性記憶體的一橫截面圖。圖9係用於解釋根據第二實施例之磁性記憶體之一製造方法的一橫截面圖；圖10係接續於圖9之用於解釋根據第二實施例之磁性記憶體之製造方法的一橫截面圖；圖11係接續於圖10之用於解釋根據第二實施例之磁性記憶體之製造方法的一橫截面圖；圖12係接續於圖11之用於解釋根據第二實施例之磁性記憶體之製造方法的一橫截面圖；圖13係接續於圖12之用於解釋根據第二實施例之磁性記憶體之製造方法的一橫截面圖；圖14係接續於圖13之用於解釋根據第二實施例之磁性記憶體之製造方法的一橫截面圖；圖15係示意性繪示根據一第三實施例之一磁性記憶體的一橫截面圖；圖16係示意性繪示根據第三實施例之一磁性記憶體的一平面圖；圖17係用於解釋根據第三實施例之磁性記憶體之一製造方法的一橫截面圖；圖18係接續於圖17之用於解釋根據第三實施例之磁性記憶體之製造方法的一橫截面圖；圖19係接續於圖18之用於解釋根據第三實施例之磁性記憶體之製造方法的一橫截面圖； 圖20係接續於圖19之用於解釋根據第三實施例之磁性記憶體之製造方法的一橫截面圖；圖21係接續於圖20之用於解釋根據第三實施例之磁性記憶體之製造方法的一橫截面圖；圖22係示意性繪示根據一第四實施例之一磁性記憶體的一橫截面圖；圖23係示意性繪示根據第四實施例之一磁性記憶體的一平面圖；圖24係用於解釋根據第四實施例之磁性記憶體之一製造方法的一橫截面圖；圖25係接續於圖24之用於解釋根據第四實施例之磁性記憶體之製造方法的一橫截面圖；圖26係接續於圖25之用於解釋根據第四實施例之磁性記憶體之製造方法的一橫截面圖；圖27A係接續於圖26之用於解釋根據第四實施例之磁性記憶體之製造方法的一橫截面圖；圖27B係接續於圖26之用於解釋根據第四實施例之磁性記憶體之製造方法的一平面圖；圖28A係接續於圖27A之用於解釋根據第四實施例之磁性記憶體之製造方法的一橫截面圖；圖28B係接續於圖27B之用於解釋根據第四實施例之磁性記憶體之製造方法的一平面圖；圖29A係接續於圖28A之用於解釋根據第四實施例之磁性記憶體之製造方法的一橫截面圖；圖29B係接續於圖28B之用於解釋根據第四實施例之磁性記憶體之製造方法的一平面圖； 圖30係接續於圖29A之用於解釋根據第四實施例之磁性記憶體之製造方法的一橫截面圖；圖31係接續於圖30之用於解釋根據第四實施例之磁性記憶體之製造方法的一橫截面圖；及圖32係用於解釋根據第四實施例之磁性記憶體之一變體的一平面圖。
現將參考圖式來描述實施例。在下文所列舉之描述中，利用相似參考數字標記對應於已描述部件之部件且適當地省略其詳細描述。
根據一實施例，本發明揭示一種磁性記憶體。該磁性記憶體包含一基板及設置於該基板上之一接觸插塞。該接觸插塞包含一第一接觸插塞及一第二接觸插塞，該第二接觸插塞設置於該第一接觸插塞上且具有小於該第一接觸插塞之直徑的一直徑。該磁性記憶體進一步包含設置於該第二接觸插塞上之一磁阻元件。該第二接觸插塞之該直徑小於該磁阻元件之直徑。
根據另一實施例，本發明揭示一種用於製造一磁性記憶體之方法。該方法包含：在一基板上形成一第一絕緣膜；在該第一絕緣膜中形成一第一接觸插塞；及在該第一絕緣膜上形成一第二絕緣膜。該方法進一步包含：在該第二絕緣膜中形成連接至該第一接觸插塞之一第二接觸插塞。該第二接觸插塞具有小於該第一接觸插塞之直徑的一直徑。該方法進一步包含：在該第二接觸插塞及該第二絕緣膜上形成待處理為一磁阻元件之堆疊膜；及藉由處理該堆疊膜來形成該磁阻元件。
(第一實施例)
圖1係示意性繪示根據一第一實施例之一磁性記憶體的一橫截面圖。
在圖1中，100標示一矽基板(一半導體基板)，且一隔離區域101形成於矽基板100之一表面上。一選擇電晶體10形成於由隔離區域101分離之一區域(作用區域)上。圖1中展示作為選擇電晶體10之一平面MOS電晶體，但可將一SGT(圍繞閘極電晶體)用作為選擇電晶體10。
選擇電晶體10包含：一閘極絕緣膜102，其形成於矽基板100之表面上；一閘極電極103，其形成於閘極絕緣膜102上；及一對源極區域及汲極區域104，其經形成以便將閘極電極103夾在中間。
選擇電晶體10係用於選擇一MTJ元件20之一元件。選擇電晶體10之源極區域及汲極區域104之一者經由一接觸插塞150(151、152)連接至一MTJ元件20。接觸插塞150(151、152)及MTJ元件20之平面形狀係(例如)一圓形形狀。
接觸插塞150包含一下接觸插塞(一第一接觸插塞)151及一上接觸插塞(一第二接觸插塞)152，上接觸插塞152係設置於下接觸插塞151之上表面之一中心區域上，且具有小於下接觸插塞151之直徑之一直徑。接觸插塞150係設置於一層間絕緣膜180(層間絕緣膜181、182及183)中。層間絕緣膜180之上表面呈平面狀。
選擇電晶體10之源極區域及汲極區域104之另一者經由一接觸插塞160連接至一佈線170。接觸插塞160係設置於層間絕緣膜181中，且佈線170係設置於層間絕緣膜182中。
MTJ元件20包含一下電極201、一儲存層202、一穿隧障壁層203、一參考層204、一位移調整層205、一罩蓋層206及一上電極207。儲存層202之厚度係(例如)1nm。穿隧障壁層203之厚度係(例如)1nm。MTJ元件之直徑係(例如)34nm。位移調整層205具有減少及調整由來自參考層204之一漏磁場所引起之儲存層202中之切換電流之一位移的功能。
圖1中展示具有頂部接腳結構之MTJ元件20，但本實施例適用於 具有一底部接腳結構之一MTJ元件。即，無論MTJ元件之結構如何，本實施例均有效。
MTJ元件20之下電極201連接至上接觸插塞152之一上表面。上接觸插塞152之上表面由下電極201覆蓋。上接觸插塞152之直徑小於下接觸插塞151及MTJ元件20之直徑。例如，就1Gb MRAM單元而言，上接觸插塞152之直徑係5nm，下接觸插塞151之直徑係50nm，且MTJ元件20之直徑係35nm。
因為上接觸插塞152之直徑相對較小(如剛剛所描述)，所以確保上接觸插塞152之上表面之平面度。因此，上接觸插塞152之上表面及層間絕緣膜180之上表面存在於實質上相同平面中。即，下電極201之一下伏層(上接觸插塞152及層間絕緣膜之上表面)係平坦的。
一般而言，MTJ元件之一特性對下伏層之平坦度敏感。在本實施例中，因為下電極201之下伏層具有一平坦表面(如上文所描述)，所以抑制MTJ元件20之特性之降級。
再者，下接觸插塞151之直徑亦無需大於MTJ元件20之直徑，下接觸插塞151不妨礙按比例縮小磁性記憶體。
下文中將藉由遵循本實施例之磁性記憶體之一製程來進一步描述本實施例之磁性記憶體。
首先，如圖2中所展示，使用熟知方法來形成矽基板100上之隔離區域101、選擇電晶體10、層間絕緣膜181、接觸插塞160、層間絕緣膜182及佈線170。
接著，如圖3中所展示，一層間絕緣膜183a形成於整個表面上，一接觸孔形成於層間絕緣膜(第一絕緣膜)183a、182及181中，此後待處理為下接觸插塞之一導電膜151形成於整個表面上。導電膜151經形成以便填充接觸孔。
導電膜151(下接觸插塞)之一材料(一第一材料)包含(例如)鎢 (W)、銅(Cu)及氮化鈦(TiN)。若使用W或Cu，則在一障壁金屬膜形成於接觸孔之內表面(底面及側面)上之後用導電膜151填充接觸孔。此障壁金屬膜可為(例如)鈦(Ti)膜或氮化鈦(TiN)膜之一單層膜或Ti膜及TiN膜之一堆疊膜。
接著，如圖4中所展示，藉由使用CMP(化學機械拋光)程序來移除接觸孔外之下接觸插塞151以形成下接觸插塞151，平面化層間絕緣膜183a及下接觸插塞151之表面。
接著，如圖5中所展示，一層間絕緣膜183b(一第二絕緣膜)形成於整個表面(包含下接觸插塞151及層間絕緣膜183a之區域)上，一接觸孔形成於層間絕緣膜183b中，且待處理為上接觸插塞之一導電膜152形成於整個表面上以便填充接觸孔。其後，如同下接觸插塞151，形成一上接觸插塞152且藉由使用CMP程序來平面化層間絕緣膜183b及上接觸插塞152之平面。
導電膜(上接觸插塞)152之一材料(一第二材料)包含(例如)鉭(Ta)、矽(Si)、Ti、Cu、W、Al、鉿(Hf)、硼(B)、鈷(Co)及碳奈米管之至少一者。Si係(例如)多晶矽(poly-Si)。
若使用W或Cu作為導電膜152之材料，則在一障壁金屬膜首先形成於接觸孔之內表面(底面及側面)上之後用導電膜152填充接觸孔。此障壁金屬膜可為(例如)Ti膜或TiN膜之一單層膜或Ti膜及TiN膜之一堆疊膜。
藉由選擇具有低於下接觸插塞151之電阻之一電阻的一材料作為上接觸插塞152之一材料來抑制MTJ元件20(下電極201)與上接觸插塞152之間之接觸電阻增大。若確保一足夠接觸電阻，則下接觸插塞151之材料及上接觸插塞152之材料可相同。
在本實施例之製造方法中，層間絕緣膜183a及層間絕緣膜183b之堆疊膜對應於圖1中之層間絕緣膜183。
接著，如圖6中所展示，藉由使用熟知程序來獲得圖1中所展示之磁性記憶體結構，該等程序包含：在層間絕緣膜183及上接觸插塞152上形成待處理為MTJ元件之堆疊膜20(指示為圖6中之一單層膜)；在堆疊膜20上形成一蝕刻遮罩30；及使用蝕刻遮罩30作為一遮罩，藉由IBE(離子束蝕刻)來處理堆疊膜20以形成MTJ元件20。可使用除IBE之外之一乾式蝕刻方法，例如RIE(反應離子蝕刻)。
蝕刻遮罩30係(例如)一硬遮罩。用於形成硬遮罩之程序包含(例如)用於形成待處理為硬遮罩之一絕緣膜的一程序、用於在絕緣膜上形成一抗蝕圖案的一程序及用於藉由蝕刻絕緣膜(使用抗蝕圖案作為一遮罩)來將抗蝕圖案之圖案轉移至絕緣膜的一程序。
在本實施例中，除由蝕刻遮罩30覆蓋之一部分之外，堆疊膜20之一下伏層上不存在接觸插塞，接著源自於接觸插塞之蝕刻的一導電材料未黏著於MTJ元件之一側壁上。藉此，不會出現歸因於導電材料黏著至MTJ元件之儲存層之側面、穿隧障壁層之側面及參考層之側面上的儲存層與參考層之間之一短路問題。
相比而言，就一比較實例而言，如圖7中所展示，接觸插塞150之一直徑大於MTJ元件之直徑。因此，在將被處理為MTJ元件之堆疊膜之處理期間，接觸插塞150之材料黏著至MTJ元件之側面上，且引起儲存層202與參考層204之間之短路的一層41形成於MTJ元件之側面上。
在比較實例中，接觸插塞150之直徑大於MTJ元件之直徑的原因如下。
如上文所描述，MTJ元件之特性對下伏層之平坦度敏感。由接觸插塞150之上表面及層間絕緣膜180之上表面形成的下伏層具有一高度差43。高度差43出現的原因係：接觸插塞150(金屬)之一CMP速率與層間絕緣膜180(介電材料)之一CMP速率之間存在差值。如圖7中所展 示，用於確保MTJ元件之下伏層之平坦度的CMP可在MTJ元件外引起高度差43。因此，在比較實例中，將接觸插塞150之直徑設定為大於MTJ元件之直徑。在比較實例中，因為接觸插塞150之直徑大於MTJ元件之直徑，所以接觸插塞150妨礙磁性記憶體之按比例縮小。
(第二實施例)
圖8係示意性繪示根據一第二實施例之一磁性記憶體之一橫截面圖。
本實施例與第一實施例之不同點在於：上接觸插塞152之側面覆蓋有一絕緣膜184(一第二絕緣膜)。絕緣膜184之一材料不同於覆蓋下接觸插塞151之側面之層間絕緣膜183(第一絕緣膜)的材料。
例如，當層間絕緣膜183之材料係氧化矽時，絕緣膜184之材料係氮化矽。在此案例中，絕緣膜184用作待處理為上接觸插塞152之導電膜之CMP程序中之一CMP止擋器，如稍後所描述。
再者，當層間絕緣膜183之材料係氧化矽且上接觸插塞152之材料係Al時，絕緣膜184之材料係Al2O3。在此案例中，絕緣膜184之材料及上接觸插塞152之材料包含相同元素(Al)。當層間絕緣膜183之材料係氮化矽時，此氮化矽及上接觸插塞152之材料具有一共同元素。藉由使用該共同元素，絕緣膜184之CMP速率可接近於上接觸插塞152之CMP速率。因此，在上述CMP程序中，改良MTJ元件20之下伏層之平坦度，其中下伏層由上接觸插塞152之上表面及圍繞上接觸插塞152之絕緣膜184之部分之上表面形成。
下接觸插塞151之材料及上接觸插塞152之材料可相同或不同。
圖9至圖14係繪示根據本實施例之磁性記憶體之一製造方法的橫截面圖。在形成層間絕緣膜183之程序之前，本實施例之製造方法相同於第一實施例之製造方法。因此，在本實施例中，將描述形成層間絕緣膜183之後之製程。為簡單起見，圖9至圖14中省略層間絕緣膜 183之上部分下方之部分。
如圖9中所展示，第一接觸孔形成於層間絕緣膜183中，其後藉由一熟知方法(沈積一導電膜及CMP)來將下接觸插塞151埋入第一接觸孔中。下接觸插塞151之材料係(例如)氮化鈦(TiN)。
接著，如圖10中所展示，藉由回蝕下接觸插塞151來移除下接觸插塞151之上部分。因此，將第一接觸孔之上部分變為未填充有第一接觸插塞之一溝渠71。下接觸插塞151之上部分被移除對應於上接觸插塞之高度的量。
接著，如圖11中所展示，一絕緣膜184形成於下接觸插塞151及層間絕緣膜183之表面上。用絕緣膜184填充溝渠。
歸因於溝渠之影響，一凹入部分72形成於絕緣膜184之表面中。絕緣膜184經形成使得凹入部分72之直徑相同於上接觸插塞之直徑(例如10nm或更小)。絕緣膜184之厚度係(例如)20nm。例如，可藉由使用ALD(原子層沈積)程序來形成絕緣膜184。
接著，如圖12中所展示，藉由回蝕絕緣膜184來移除溝渠71外之絕緣膜184及凹入部分下方之絕緣膜184。因此，到達下接觸插塞151之一第二接觸孔以一自對準方式形成於絕緣膜184中。
接著，如圖13中所展示，待處理為一上接觸插塞之一導電膜152形成於整個表面上，使得第二接觸孔填充有導電膜152。
接著，如圖14中所展示，藉由CMP程序來移除第二接觸孔外之導電膜152。在此CMP程序期間，將絕緣膜184用作為一CMP止擋器。因此，形成具有平坦表面之上接觸插塞152及絕緣膜184。其後，接著進行熟知MTJ程序(諸如在上接觸插塞152及絕緣膜184上形成待處理為磁阻元件之堆疊膜，藉由使用乾式蝕刻處理堆疊膜來形成磁阻元件)。
(第三實施例)
圖15係示意性繪示根據一第三實施例之一磁性記憶體的一橫截面圖。為簡單起見，圖15中省略層間絕緣膜183之上部分下方之部分。圖15對應於沿著圖16中之箭頭15-15之橫截面圖。
本實施例與第二實施例之不同點在於：本實施例中之一上接觸插塞152a具有其中存在沿著高度方向之一中空空間的一中空結構。此處，該中空結構係一中空圓柱體。第一實施例中之上接觸插塞152係不具有中空空間之一實心體，諸如一圓柱體或立方體。
本實施例之上接觸插塞152a之外半徑(R1)與內半徑(R2)之間之差值(R1-R2)對應於第一實施例之上接觸插塞152之直徑。在此案例中，本實施例之上接觸插塞152a與MTJ元件20之下電極201之間之接觸面積大於第一實施例之上接觸插塞152與MTJ元件20之下電極201之間之接觸面積。本實施例之上接觸插塞152a具有減小接觸電阻之一優點。
就本實施例而言，如圖15中所展示，在沿著由垂直於上接觸插塞152a及下接觸插塞151之一堆疊方向的一法線界定之平面獲取之上接觸插塞152a及下接觸插塞151之一橫截面中，上接觸插塞152a具有與下接觸插塞151之兩個連接部分。
圖17至圖21係繪示根據本實施例之磁性記憶體之一製造方法的橫截面圖。
首先，如同第二實施例，執行圖9及圖10之程序。
接著，如圖17中所展示，一絕緣膜184(一第二絕緣膜)形成於下接觸插塞151及層間絕緣膜183(第一絕緣膜)之表面上。層間絕緣膜183及絕緣膜184分別由不同材料形成。作為絕緣膜184之材料之一實例，可使用用作CMP程序(圖21)之一CMP止擋器的一材料。
用絕緣膜184填充溝渠71。歸因於溝渠71(下伏層)，一凹入部分72a形成於絕緣膜184之表面上。絕緣膜184經形成使得凹入部分72a之直徑係外半徑R1之兩倍大。可藉由使用(例如)ALD程序來形成絕緣膜 184。
接著，如圖18中所展示，藉由回蝕絕緣膜184來移除溝渠71外之絕緣膜184及凹入部分下方之外絕緣膜184。因此，到達第一接觸插塞171且具有上接觸插塞之外半徑之兩倍大之一直徑的一開口部分以一自對準方式形成於絕緣膜184中。
接著，如圖19中所展示，待處理為一上接觸插塞之一導電膜152a形成於整個表面上且未填充凹入部分，其後回蝕導電膜152a。此回蝕程序移除溝渠71之一中心部分中之導電膜152a。溝渠71之中心部分之直徑對應於外半徑R1之兩倍大之一直徑。
接著，如圖20中所展示，一絕緣膜184(一第三絕緣膜)再次形成於整個表面上。用絕緣膜184填充溝渠之中心部分。在該程序中，絕緣膜184之厚度經選擇使得絕緣膜184之上表面實質上呈平面狀。
接著，如圖21中所展示，藉由使用CMP程序拋光絕緣膜184及導電膜152a來形成具有一中空圓柱體結構之一上接觸插塞152a。其後，接著進行熟知MTJ程序(諸如在上接觸插塞152a及絕緣膜184上形成將成為一磁阻元件之堆疊膜，藉由使用乾式蝕刻處理堆疊膜來形成磁阻元件)。
如同第一實施例，圍繞上接觸插塞152a之絕緣膜184可為層間絕緣膜183。
(第四實施例)
圖22係示意性繪示根據一第四實施例之一磁性記憶體的一橫截面圖。圖22對應於沿著圖23中之箭頭23-23之橫截面圖。
本實施例與第一實施例之不同點在於：本實施例之一上接觸插塞152b包含呈字母L之一形式的三維結構(一L形結構)。此L形結構存在於MTJ元件20下方。兩個相鄰MTJ元件之各者具有上接觸插塞152b。在以下描述中，將圖22中之左側上所展示之MTJ元件20稱作一 第一MTJ元件，且將右側上之MTJ元件稱作一第二MTJ元件。
因為存在由垂直於上接觸插塞152a之高度方向的法線界定之無限數目個平面，所以亦存在由垂直於上接觸插塞152a之高度方向的法線界定之上接觸插塞152a之無限數目個橫截面。然而，如圖22中所展示，存在其中上接觸插塞152a之形狀係字母L形之一橫截面。例如圖22中所展示，字母L之形狀存在於沿著連接兩個相鄰MTJ元件之一線獲取之橫截面中。
圖24至圖31係繪示根據本實施例之磁性記憶體之一製造方法的橫截面圖。在形成層間絕緣膜183之程序之前，本實施例之製造方法相同於第一實施例之製造方法。因此，在本實施例中，將描述形成層間絕緣膜183之後之製程。為簡單起見，圖24至圖31中省略層間絕緣膜183之上部分下方之部分。
如圖24中所展示，藉由熟知方法(敞開一接觸孔，形成一導電膜，用於該導電膜之CMP)來形成層間絕緣膜183中之用於第一MTJ元件之一下接觸插塞151(在下文中稱作用於1MTJ之下接觸插塞)及用於第二MTJ元件之一接觸插塞151(在下文中稱作用於2MTJ之下接觸插塞)。
接著，如圖25中所展示，用於1MTJ之下接觸插塞151與用於2MTJ之下接觸插塞151之間之層間絕緣膜183c之上部分、層間絕緣膜183c之側上之用於1MTJ之下接觸插塞151之一上部分、及用於2MTJ之下接觸插塞151之一上部分被移除對應於上接觸插塞之高度的量。
因此，一溝渠81形成於用於1MTJ之下接觸插塞151、用於2MTJ之下接觸插塞151、及層間絕緣膜183之表面上。因為溝渠81設置於對應於兩個MTJ元件及該兩個MTJ元件之間之層間絕緣膜183c之區域上，所以溝渠81之面積較大。
接著，如圖26中所展示，待處理為上接觸插塞之一導電膜152形 成於整個表面上。儘管溝渠81之底面及側面覆蓋有導電膜152，但溝渠81未填充有導電膜152。因為溝渠81較大(如上文所描述)，所以導電膜152可在一定精度下形成於溝渠81之側面上。即，可在溝渠81之側面上形成一均勻之薄導電膜152。此有利於小型化磁性記憶體。
接著，如圖27A及圖27B中所展示，一絕緣膜185形成於導電膜152上，其後用於將一導電膜152處理為一上接觸插塞之一抗蝕圖案31形成於絕緣膜185上。
接著，如圖28A及圖28B所展示，使用抗蝕圖案31作為一遮罩，藉由蝕刻絕緣膜185及導電膜152來暴露層間絕緣膜183之表面。在蝕刻之後，移除抗蝕圖案31。
接著，如圖29A及圖29B中所展示，藉由回蝕絕緣膜185、導電膜152及層間絕緣膜183來形成用於第一MTJ元件之上接觸插塞152及用於第二MTJ元件之上接觸插塞152。
接著，如圖30中所展示，一絕緣膜186形成於整個表面上以便填充形成於圖29A中所展示之表面上之凹入部分。絕緣膜186及185之材料可相同或可不同。例如，將易於藉由CMP程序來拋光之一材料(氧化矽)用作為絕緣膜186之材料，且將可用作為一CMP止擋器之一材料(氮化矽)用作為絕緣膜185之材料。
接著，如圖31中所展示，藉由CMP程序來拋光絕緣膜186，且暴露上接觸插塞152之上表面。其後，接著進行熟知MTJ程序。
本實施例(圖23)解釋其中同時形成連接至相鄰MTJ元件之下電極之兩個接觸插塞的一案例，然而，如圖32中所展示，連接至四個MTJ元件之下電極的四個接觸插塞配置於對應於一矩形之四個頂點的四個位置處。
儘管已描述某些實施例，但此等實施例已僅以舉例方式呈現且非意欲限制本發明之範疇。確實，本文所描述之新穎方法及系統可體 現為各種其他形式；此外，可在不脫離本發明之精神之情況下對本文所描述之方法及系統之形式作出多種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。
10‧‧‧選擇電晶體
20‧‧‧磁性穿隧接面(MTJ)元件/堆疊膜
100‧‧‧矽基板
101‧‧‧隔離區域
102‧‧‧閘極絕緣膜
103‧‧‧閘極電極
104‧‧‧源極區域及汲極區域
150‧‧‧接觸插塞
151‧‧‧下接觸插塞/第一接觸插塞/導電膜
152‧‧‧上接觸插塞/第二接觸插塞/導電膜
160‧‧‧接觸插塞
170‧‧‧佈線
180‧‧‧層間絕緣膜
181‧‧‧層間絕緣膜
182‧‧‧層間絕緣膜
183‧‧‧層間絕緣膜
201‧‧‧下電極
202‧‧‧儲存層
203‧‧‧穿隧障壁層
204‧‧‧參考層
205‧‧‧位移調整層
206‧‧‧罩蓋層
207‧‧‧上電極

Claims (20)

  1. 一種磁性記憶體，其包括：一基板；一接觸插塞，其設置於該基板上，該接觸插塞包含一第一接觸插塞及一第二接觸插塞，該第二接觸插塞係設置於該第一接觸插塞上，且具有小於該第一接觸插塞之直徑之一直徑；及一磁阻元件，其係設置於該第二接觸插塞上，其中該第二接觸插塞之該直徑小於該磁阻元件之直徑，且該磁阻元件包括一下電極，其具有大於該第二接觸插塞之直徑之一直徑，且設置於該第二接觸插塞上。
  2. 如請求項1之磁性記憶體，其中該第二接觸插塞之一上表面覆蓋有該磁阻元件。
  3. 如請求項1之磁性記憶體，其中該第一接觸插塞及該第二接觸插塞包括一相同材料。
  4. 如請求項1之磁性記憶體，其中該第一接觸插塞包括一第一材料，且該第二接觸插塞包括不同於該第一材料之一第二材料。
  5. 如請求項4之磁性記憶體，其中該第二材料之電阻小於該第一材料之電阻。
  6. 如請求項4之磁性記憶體，其中該第二材料包含鉭、矽、鈦、銅、鎢、鋁、鉿、硼、鎳、鈷及碳奈米管之至少一者。
  7. 如請求項1之磁性記憶體，其中該第一接觸插塞之一側面覆蓋有一第一絕緣膜，且該第二接觸插塞之一側面覆蓋有具有不同於該第一絕緣膜之一材料之一材料之一第二絕緣膜。
  8. 如請求項7之磁性記憶體，其中該第二絕緣膜包含構成該第二接觸插塞之一元素。
  9. 如請求項8之磁性記憶體，其中該第二絕緣膜包含具有鉭、矽、鈦、銅、鎢、鋁、鉿、硼、鈷及碳奈米管之至少一者的一種氮化或氧化材料。
  10. 如請求項1之磁性記憶體，其中該第二接觸插塞具有其中存在沿著高度方向之一中空空間之一中空結構。
  11. 如請求項10之磁性記憶體，其中該中空結構係一中空圓柱體。
  12. 如請求項10之磁性記憶體，其中該第一接觸插塞在沿著由垂直於該第一接觸插塞及該第二接觸插塞之一堆疊方向之一法線界定之平面獲取之該第一接觸插塞及該第二接觸插塞之一橫截面中的兩個點處接觸該第二接觸插塞。
  13. 如請求項1之磁性記憶體，其中該第二接觸插塞包含一L形部分。
  14. 如請求項1之磁性記憶體，其中該磁阻元件包括一MTJ(磁性穿隧接面)元件。
  15. 一種用於製造一磁性記憶體之方法，其包括：在一基板上形成一第一絕緣膜；在該第一絕緣膜中形成一第一接觸插塞；在該第一絕緣膜上形成一第二絕緣膜；在該第二絕緣膜中形成連接至該第一接觸插塞之一第二接觸插塞，該第二接觸插塞具有小於該第一接觸插塞之直徑之一直徑；在該第二接觸插塞及該第二絕緣膜上形成待處理為一磁阻元件之堆疊膜；及藉由處理該等堆疊膜來形成該磁阻元件，其中該磁阻元件包括一下電極，其具有大於該第二接觸插塞之直徑之一直徑，且設置於該第二接觸插塞上。
  16. 如請求項15之方法，其中該第一絕緣膜及該第二絕緣膜包括一相同材料。
  17. 一種用於製造一磁性記憶體之方法，其包括：在一基板上形成一第一絕緣膜；在該第一絕緣膜中形成一第一接觸孔；用一第一接觸插塞填充該第一接觸孔；藉由移除該第一接觸插塞之一上部分來將該第一接觸孔之一上部分變為未填充有該第一接觸插塞之一溝渠；在該第一接觸插塞之一部分上形成一第二絕緣膜，且形成到達該第一接觸插塞且由該第二絕緣膜包圍之一第二接觸孔；用一第二接觸插塞填充該第二接觸孔；在該第二接觸插塞及該第二絕緣膜上形成待處理為一磁阻元件之堆疊膜；及藉由處理該等堆疊膜來形成該磁阻元件。
  18. 如請求項17之方法，其中該第一絕緣膜包括不同於該第二絕緣膜之一材料的一材料。
  19. 如請求項1之磁性記憶體，其中該磁阻元件進一步包括一儲存層、一參考磁性層及在該儲存層與該參考磁性層之間之一穿隧障壁層，且該下電極在該儲存層、該參考磁性層及該穿隧障蔽層下。
  20. 如請求項15之方法，其中該磁阻元件進一步包括一儲存層、一參考磁性層及在該儲存層與該參考磁性層之間之一穿隧障壁層，且該下電極在該儲存層、該參考磁性層及該穿隧障蔽層下。
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