JPH0680737B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0680737B2 JP60151482A JP15148285A JPH0680737B2 JP H0680737 B2 JPH0680737 B2 JP H0680737B2 JP 60151482 A JP60151482 A JP 60151482A JP 15148285 A JP15148285 A JP 15148285A JP H0680737 B2 JPH0680737 B2 JP H0680737B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置のためのコンタクト及び
相互接続に関するものであり、更に詳細には、絶縁体被
膜中の孔を通して作製された金属コンタクトを採用し
て、MOS超LSI装置の製造方法の関するものである。
［従来の技術］ 例えば、G.R.Mohan Raoに対して発行され、テキサス・
インスツルメンツ社へ譲渡された米国特許第4,055,444
号及び第4,388,121号に述べられたように、ダイナミツ
ク型RAMのようなMOS超LSI装置を製造する場合には、絶
縁性被膜としてリン硅酸ガラスを用い、その絶縁体中に
孔をエツチし、次に加熱によつて（「高密度化」し）絶
縁体をフローさせて側壁に傾斜をもたせることによつ
て、その絶縁体下のシリコンや他の層へのコンタクトを
作製することが実際には行われる。これによつて、堆積
される金属は断線なしで傾斜をもつた側壁上を被覆す
る。しかし、例えば１メガビツト程度の大きさのDRAMに
必要とされるような非常に高密度の集積密度を有する装
置の製造においては、空間の節約のために、傾斜をもつ
た側壁のかわりに、垂直な側壁のコンタクトホールを作
製することが必要である。従来のスパツタ蒸着や真空蒸
着によつてでは、コンタクトホールが金属で埋められな
いので、コンタクトの中に空孔が発生しうる。すなわ
ち、ステツプカバレツジ特性が不良で、金属が端部にか
かる部分においてクラツクが発生しうる。このステツプ
カバレツジの問題をさけるために、CVDすなわち気相堆
積法による金属を用いる方法が提案された。この方法は
等方的な堆積法であるため、すべての表面を等しく被覆
することができる。しかし、CVDによる金属の性質は、
配線に用いる主要導電体とするには不十分である。
別の問題点は、最小寸法が究極的に、２ミクロンの範囲
になつてくると、相互接続中の金属が大幅に減少するた
め、電気移動（エレクトロマイグレーシヨン）の発生確
立が増大し、相互接続が容易に破壊されてしまう。エレ
クトロマイグレーシヨンは小さい導電体中に高密度の電
流が流れることから生じ、絶縁層として用いられるリン
硅酸ガラス等のようにリンを含む物質との接触が金属の
腐食の原因となる。
［発明が解決しようとする問題点］ 本発明の主たる目的は、特に非常に微小な寸法を有する
超LSI装置のような半導体集積回路装置へのコンタクト
を作製するための進歩した方法を得ることである。別の
１つの目的は高集積密度の集積回路装置に対して有用な
コンタクト法であつて、垂直な側壁を有するコンタクト
ホールを絶縁物層中に形成することを特徴とする方法を
得ることである。更に他の目的は、コンタクトホールの
側壁に傾斜を与えるための高温度操作を必要としないコ
ンタクト法を得ることである。更に他の目的は、エレク
トロマイグレーシヨンと化学的腐食の有害な効果を最小
にすることである。
［問題点を解決するための手段］ 本発明の半導体装置製造方法は、半導体母材の表面に絶
縁体被膜を堆積し、実質的に垂直な側壁を有するコンタ
クトホールを上記被膜に形成し、コンタクトホールの底
面を覆うように高融点金属の第１障壁層を堆積し、等方
性の堆積法によって第１導電被膜を堆積して上記側壁を
覆い、異方性エッチングによって上記第１導電被膜をエ
ッチングして上記側壁に上記導電被膜を残し、上記コン
タクトホール側壁の上記第１導電被膜を覆うように高融
点金属の第２障壁層を堆積し、上記コンタクトホールを
実質的に埋めるよう第２導電被膜を堆積し、上記第２導
電被膜と上記第２障壁層とを共にパターン加工して上記
コンタクトホールへ延びる導電性ストリップを残す工程
を含む。
［実施例］ 本発明の特長と考えられる新規な特徴については特許請
求の範囲に述べた。しかし本発明それ自体の内容につい
ては、本発明の他の特徴やその利点と共に、以下の図面
を参照した詳細な説明から最も良く理解されるであろ
う。
第１図を参照すると、垂直な側壁をもつ孔にコンタクト
を作成する１つの方法が示されている。代表的にはＰ型
シリコンであるような基板10には、表面にN+領域11が含
まれており、その上にはリン硅酸ガラスのような比較的
厚い酸化膜被膜12が設けられている。通常このガラスは
「フロー」されることによつてなめらかな上表面につく
られている。この被膜12中に、反応性イオンエツチング
（RIE）工程等の異方性エツチングによつて垂直な側壁
をもつ孔13が形成される。この孔13の側壁は、等方性で
あるCVD工程によつて孔の側壁と共に絶縁体12の上に
も、基板の全表面上を一様な厚さの被膜でおおう第一の
堆積工程によつて、物質14（ここではアルミニウム）で
被覆される。次にこの金属14は異方性エツチによつて選
択的に除去され、側壁上には残存し、絶縁体12の上から
は除去される。次にスパツタ蒸着等の方法によつてアル
ミニウム（または他の金属）の被膜がとりつけられ、そ
の後この被膜はパターン加工されて相互接続ストリツプ
15が形成される。
第２図には、垂直な側壁を有するコンタクトを作製する
別の方法が示されている。この構造は、例えば選択的に
堆積させたタングステンを含む薄い層16がアルミニウム
やその他の金属14（及び15）とN+シリコンとの間の障壁
となつている点を除いて第１図の構造と同一である。こ
の障壁は、薄い（通常は砒素を注入された）領域11を突
抜ける等によつて生ずる基板に対する不利な効果からア
ルミニウムを阻止するためのものである。その層16はま
た、コンタクトの導電率の改善にも寄与する。すなわち
いく分整流性のあるコンタクトをオーミツク性でより低
い抵抗値のものとすることができる。
第３図には、更に別の方法が示されている。孔13を層12
の表面レベルまで埋めるために、層17,18,19が逐次的に
用いられる。この構造を採用する理由は、選択的なタン
グステンの反応がおそよ2000Åの堆積で停止してしまう
からである。孔13は完全に埋められることが望ましい
が、このことは１回の堆積だけでは不可能である。従つ
て、まずCVD法によつて多結晶シリコンの層17がとりつ
けられ、次に異方性エツチによつて側壁上の多結晶シリ
コンを残してエツチし、タングステンの層18を選択的に
堆積させる（すなわちタングステンはシリコン17上にの
み堆積し、酸化シリコン上には堆積しない）ことによつ
てエツチングが不要となる。次に多結晶シリコンの別の
層19をとりつけ、別の異方性エツチを行い、次にタング
ステンの別の層20を選択的に堆積させる（異方性エツチ
は不要である）。ここに示した層の数は単なる一つの例
であつて、コンタクトホールの深さと幅によつて変る。
上のタングステン層20は、アルミニウムとリンを含む絶
縁体との間の障壁として働くようにアルミニウム層16の
下の所定の場所に残される。
第４図を参照すると、本発明の一実施例が示されてい
る。これは、障壁層21がアルミニウムストリップ15の下
側すべてに拡がっており、コンタクトと相互接続を絶縁
体12の高いリン濃度の効果から保護するようになつてい
る点を除いて、第２図のものと同様である。この障壁層
21は例えばCVD法で堆積したタングステンを含んでい
る。この層は、CVD金属14の異方性エツチの後で、金属1
5のスパツタ蒸着または真空蒸着の前に堆積され、これ
ら両層21と15は同時にパターン加工され、従つて層21は
コンタクト及び相互接続の下にのみ存在することにな
る。
アルミニウムの層14と15とを同時に堆積しない理由は、
コンタクトホールの側壁に傾斜を持たせる必要がないと
いうことである。従つて、壁面を傾斜させるための高温
操作（高密度他もしくはフローと呼ぶ）の必要がない。
更に、側壁を傾斜したものにするために提案された特殊
なエツチングの必要もない。特性の劣るCVDアルミニウ
ムは、エレクトロマイグレーシヨンに関する問題を危険
の少ないコンタクトホール中にのみ残存する。コンタク
トは水素中でシンターでき導電度を改善できる。更に／
あるいは例えばレーザなどで選択的に加熱され、望みの
場所にのみコンタクトを形成することを特殊なプログラ
ムとして行うこともできる。CVD金属14はスパツタ蒸着
や真空蒸着よりもより小さい孔の中を埋めるように堆積
できるため、コンタクトの大きさを小さいものとするこ
とができる。
本発明は、ここに選びだした特定の実施例に関して説明
してきたが、この発明は本発明を制約するものではな
い。本発明のその他の実施例と共に、ここに示した実施
例に対する各種の修正が可能であることは、本説明から
当業者には明らかであろう。従って、特許請求の範囲
は、そのような実施例や修正のすべてを本発明の範囲に
含むものとして解釈されるべきである。
【図面の簡単な説明】
第１図は、半導体装置にコンタクトを作成する方法を示
す断面模式図である。 第２図は、半導体装置にコンタクトを作成する他の方法
を示す断面模式図である。 第３図は、半導体装置にコンタクトを作成する別の方法
を示す断面模式図である。 第４図は、本発明の一実施例に従った、半導体装置にコ
ンタクトを作成する方法を示す断面模式図である。 参照符号 10……半導体基板、11……N+領域、12……絶縁被膜、13
……コンタクトホール、14……第一の導電性被膜、15…
…配線ストリツプ、16……障壁層、17……多結晶シリコ
ン層、18……タングステン層、19……多結晶シリコン
層、20……タングステン層、21……障壁層。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体母材の表面に絶縁体被膜を堆積し、 実質的に垂直な側壁を有するコンタクトホールを上記被
    膜に形成し、 上記コンタクトホールの底面を覆うように高融点金属の
    第１障壁層を堆積し、 等方性の堆積法によって第１導電被膜を堆積して上記側
    壁を覆い、 異方性エッチングによって上記第１導電被膜をエッチン
    グして上記側壁に上記第１導電被膜を残し、 上記コンタクトホール側壁の上記第１導電被膜を覆うよ
    うに高融点金属の第２障壁層を堆積し、 上記コンタクトホールを実質的に埋めるよう第２導電被
    膜を堆積し、 上記第２導電被膜と上記第２障壁層とを共にパターン加
    工して上記コンタクトホールへ延びる導電性ストリップ
    を残す 工程を含む半導体装置の製造方法。
JP60151482A 1984-07-11 1985-07-11 半導体装置の製造方法 Expired - Lifetime JPH0680737B2 (ja)

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