JP2618460B2 - 電気接続体の形成方法 - Google Patents
電気接続体の形成方法Info
- Publication number
- JP2618460B2 JP2618460B2 JP63301082A JP30108288A JP2618460B2 JP 2618460 B2 JP2618460 B2 JP 2618460B2 JP 63301082 A JP63301082 A JP 63301082A JP 30108288 A JP30108288 A JP 30108288A JP 2618460 B2 JP2618460 B2 JP 2618460B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- forming
- conductive material
- hole
- electrical connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 48
- 239000004020 conductor Substances 0.000 claims description 74
- 238000005260 corrosion Methods 0.000 claims description 52
- 230000007797 corrosion Effects 0.000 claims description 52
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 43
- 239000010937 tungsten Substances 0.000 claims description 43
- 229910052721 tungsten Inorganic materials 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 34
- 238000000151 deposition Methods 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 16
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 230000008021 deposition Effects 0.000 description 10
- 230000003628 erosive effect Effects 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 231100001010 corrosive Toxicity 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010897 surface acoustic wave method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 本発明は、集積回路、特に排他的でなく接点及び貫通
孔と、幅が約１μｍ以下の導体細条との双方またはいず
れか一方を有するVLSI（超大規模集積）型の半導体集積
回路の一部を構成する基体に電気接続体を形成する方法
に関するものである。
孔と、幅が約１μｍ以下の導体細条との双方またはいず
れか一方を有するVLSI（超大規模集積）型の半導体集積
回路の一部を構成する基体に電気接続体を形成する方法
に関するものである。
このような基体に電気接続体を形成するのに、 （ａ） 基体の表面に電気接続の為の孔を有する電気絶
縁層を形成し、これらの孔は絶縁層を厚さ方向で貫通し
て基体に至るまで延在させる工程と、 （ｂ） 絶縁層の上側面上及び孔内に第１導電材料を、
その充分に平坦な上側面を形成するのに充分な厚さまで
堆積する工程と、 （ｃ） 孔内に第１導電材料を残して絶縁層の上側面か
ら第１導電材料を除去するのに充分な厚さに亘ってこの
第１導電材料を腐食除去する工程と、 （ｄ） その後に第１導電材料及び絶縁層の上側面上に
第２導電材料を堆積し、孔内の第１導電材料と相俟って
基体への電気接続体の少くとも一部を構成する工程と を有する方法を用いることは知られている。
縁層を形成し、これらの孔は絶縁層を厚さ方向で貫通し
て基体に至るまで延在させる工程と、 （ｂ） 絶縁層の上側面上及び孔内に第１導電材料を、
その充分に平坦な上側面を形成するのに充分な厚さまで
堆積する工程と、 （ｃ） 孔内に第１導電材料を残して絶縁層の上側面か
ら第１導電材料を除去するのに充分な厚さに亘ってこの
第１導電材料を腐食除去する工程と、 （ｄ） その後に第１導電材料及び絶縁層の上側面上に
第２導電材料を堆積し、孔内の第１導電材料と相俟って
基体への電気接続体の少くとも一部を構成する工程と を有する方法を用いることは知られている。
このような方法の特定の一形態は、アメリカ合衆国カ
リフォルニア州パロ・アルトで1986年11月12〜14日に開
催されたプロシーディングス・オブ・ザ・1986ワークシ
ョップにおいてマテリアルズ・リサーチ・ソサイエティ
（Materials Reseach Society）によって発行された本
“タングステン・アンド・アザー・リフラクトリー・メ
タルズ・フォー・VLSI・アプリケーションズII（Tungst
en and other refractory metals for VLSI applicatio
ns II）”の第385〜394頁に記載されたR.C.エルワンガ
ー氏等著の論文に開示されている。この形態では、最初
に例えばTiSi2の接点層が、酸化物絶縁層に開けられた
孔で露出されたシリコン表面領域に形成され、その後に
例えばジーナス（Genus）8402気相成長（CVD）反応器を
用いた工程（ｂ）によりタングステンが堆積される。タ
ングステンは２つの工程処理で、すなわち最初にWF6・S
iH4及びH2を用いて0.4μｍの厚さに成長させ、次にWF6
及びH2のみを用いて最終厚さまで成長させ続けることに
より堆積された。次にこのタングステンを、例えばSF6
を用いるエレクトロテク（Electroteck）600プラズマ腐
食システムを使用する工程（ｃ）によりエッチバックさ
せる。従って、タングステンのプラグが酸化物絶縁層の
表面とほぼ同一平面で接点孔内に残る。
リフォルニア州パロ・アルトで1986年11月12〜14日に開
催されたプロシーディングス・オブ・ザ・1986ワークシ
ョップにおいてマテリアルズ・リサーチ・ソサイエティ
（Materials Reseach Society）によって発行された本
“タングステン・アンド・アザー・リフラクトリー・メ
タルズ・フォー・VLSI・アプリケーションズII（Tungst
en and other refractory metals for VLSI applicatio
ns II）”の第385〜394頁に記載されたR.C.エルワンガ
ー氏等著の論文に開示されている。この形態では、最初
に例えばTiSi2の接点層が、酸化物絶縁層に開けられた
孔で露出されたシリコン表面領域に形成され、その後に
例えばジーナス（Genus）8402気相成長（CVD）反応器を
用いた工程（ｂ）によりタングステンが堆積される。タ
ングステンは２つの工程処理で、すなわち最初にWF6・S
iH4及びH2を用いて0.4μｍの厚さに成長させ、次にWF6
及びH2のみを用いて最終厚さまで成長させ続けることに
より堆積された。次にこのタングステンを、例えばSF6
を用いるエレクトロテク（Electroteck）600プラズマ腐
食システムを使用する工程（ｃ）によりエッチバックさ
せる。従って、タングステンのプラグが酸化物絶縁層の
表面とほぼ同一平面で接点孔内に残る。
このような方法の他の特定の形態は米国特許US−Ａ−
4624864号明細書に第3,4,5,6,9及び10図を参照して説明
されており、この場合最初にタングステン或いはチタニ
ウム−タングステン合金の障壁層が絶縁層上及び接点孔
内に形成され、この米国特許で“第１導電層”と称され
ているこの障壁層上に多結晶シリコンが前記の工程
（ｂ）におけるように充分に平坦な上側面を形成するの
に充分な厚さまで堆積される。その後、例えばSF6を用
いて多結晶珪素がエッチバックされ、接点孔内に多結晶
珪素シリコンプラグが残される。この腐食処理では、薄
肉のタングステン或いはチタニウム−タングステン層が
絶縁層上に延在する個所で腐食停止部材として使用す
る。
4624864号明細書に第3,4,5,6,9及び10図を参照して説明
されており、この場合最初にタングステン或いはチタニ
ウム−タングステン合金の障壁層が絶縁層上及び接点孔
内に形成され、この米国特許で“第１導電層”と称され
ているこの障壁層上に多結晶シリコンが前記の工程
（ｂ）におけるように充分に平坦な上側面を形成するの
に充分な厚さまで堆積される。その後、例えばSF6を用
いて多結晶珪素がエッチバックされ、接点孔内に多結晶
珪素シリコンプラグが残される。この腐食処理では、薄
肉のタングステン或いはチタニウム−タングステン層が
絶縁層上に延在する個所で腐食停止部材として使用す
る。
犠牲的な平坦化層を用いる他の形態の方法も米国特許
US−Ａ−4624864号明細書に第３〜５図及び第７〜10図
を参照して説明されている。この方法では、例えばホト
レジストより成る平坦化層を厚肉の多結晶シリコン上に
被覆し、この平坦化層全体と絶縁層上の多結晶シリコン
とを腐食除去する為の例えばSF6及びO2を用いる腐食処
理によるエッチバック前に上側面を更に平坦としてい
る。この場合も薄肉のチタニウム及びタングステン層の
双方またはいずれか一方を絶縁層の腐食を阻止する腐食
停止部材として作用させている。
US−Ａ−4624864号明細書に第３〜５図及び第７〜10図
を参照して説明されている。この方法では、例えばホト
レジストより成る平坦化層を厚肉の多結晶シリコン上に
被覆し、この平坦化層全体と絶縁層上の多結晶シリコン
とを腐食除去する為の例えばSF6及びO2を用いる腐食処
理によるエッチバック前に上側面を更に平坦としてい
る。この場合も薄肉のチタニウム及びタングステン層の
双方またはいずれか一方を絶縁層の腐食を阻止する腐食
停止部材として作用させている。
このような犠牲的な平坦化層を用いることにより極め
て平坦な表面を得ることができるも、前述したR.C.エル
ワンガー氏等の論文には、タングステンの直接エッチバ
ック法を用いる一層簡単な処理により絶縁層の上側面と
充分に平坦となるタングステンプラグが得られ、上述し
た犠牲的な層をエッチバック用に必要としなくなるとい
うことが記述されている。しかし、本発明者の研究によ
れば、特に処理を多量生産状態で行なうと、処理上の種
々の不均一性により、孔内のプラグ材料上及び絶縁層の
上側面上に堆積する次の層に対し段部被覆（ステップカ
バレージ）問題を生ぜしめるような著しい平坦性の悪化
を生ぜしめるおそれがあるということを確かめた。
て平坦な表面を得ることができるも、前述したR.C.エル
ワンガー氏等の論文には、タングステンの直接エッチバ
ック法を用いる一層簡単な処理により絶縁層の上側面と
充分に平坦となるタングステンプラグが得られ、上述し
た犠牲的な層をエッチバック用に必要としなくなるとい
うことが記述されている。しかし、本発明者の研究によ
れば、特に処理を多量生産状態で行なうと、処理上の種
々の不均一性により、孔内のプラグ材料上及び絶縁層の
上側面上に堆積する次の層に対し段部被覆（ステップカ
バレージ）問題を生ぜしめるような著しい平坦性の悪化
を生ぜしめるおそれがあるということを確かめた。
本発明は、上述した問題の特性を認識するとともに、
第１導電材料を腐食除去して孔内にプラグ材料を残した
後で、次の層を形成する第２導電材料を堆積する前に絶
縁層を腐食してその表面を低下させることにより、多量
生産状態においても上述した問題を軽減せしめうるとい
う認識を基に成したものである。
第１導電材料を腐食除去して孔内にプラグ材料を残した
後で、次の層を形成する第２導電材料を堆積する前に絶
縁層を腐食してその表面を低下させることにより、多量
生産状態においても上述した問題を軽減せしめうるとい
う認識を基に成したものである。
本発明電気接続体の製造方法は、 （ａ）基体の表面に電気接続の為の孔を有する電気絶縁
層を形成し、これらの孔は絶縁層を厚さ方向で貫通して
基板に至るまで延在させる工程と、 （ｂ）絶縁層の上側面上及び孔内に第１導電材料を、そ
の充分に平坦な上側面を形成するのに充分な厚さまで堆
積する工程と、 （ｃ）孔内に第１導電材料を残して絶縁層の上側面から
第１導電材料を除去するのに充分な厚さに亘ってこの第
１導電材料を腐食除去する工程と、 （ｄ）その後に第１導電材料及び絶縁層の上側面上に第
２導電材料を堆積し、孔内の第１導電材料と相俟って基
体への電気接続体の少くとも一部を構成する工程と を具えている電気接続体の製造方法において、 前記の工程（ａ）において、前記の工程（ｄ）に対し
て所望な絶縁層の厚さよりも厚肉となるまで絶縁層を形
成し、 前記の工程（ｃ）における第１導電材料の腐蝕除去
を、孔内に残存する第１導電材料の上側面が前記の工程
（ｃ）における絶縁層の上側面のレベルよりも低くなる
まで延長し、 前記の工程（ｃ）及び（ｄ）間で （ｅ）絶縁層の上側面を腐食処理して第１導電材料より
も速い速度で絶縁層を腐食し、絶縁層の孔内の第１導電
材料の上側面よりも低い或いはこの上側面とほぼ同じレ
ベルで絶縁層の新たな上側面を形成する別の工程を行な
うことを特徴とする。
層を形成し、これらの孔は絶縁層を厚さ方向で貫通して
基板に至るまで延在させる工程と、 （ｂ）絶縁層の上側面上及び孔内に第１導電材料を、そ
の充分に平坦な上側面を形成するのに充分な厚さまで堆
積する工程と、 （ｃ）孔内に第１導電材料を残して絶縁層の上側面から
第１導電材料を除去するのに充分な厚さに亘ってこの第
１導電材料を腐食除去する工程と、 （ｄ）その後に第１導電材料及び絶縁層の上側面上に第
２導電材料を堆積し、孔内の第１導電材料と相俟って基
体への電気接続体の少くとも一部を構成する工程と を具えている電気接続体の製造方法において、 前記の工程（ａ）において、前記の工程（ｄ）に対し
て所望な絶縁層の厚さよりも厚肉となるまで絶縁層を形
成し、 前記の工程（ｃ）における第１導電材料の腐蝕除去
を、孔内に残存する第１導電材料の上側面が前記の工程
（ｃ）における絶縁層の上側面のレベルよりも低くなる
まで延長し、 前記の工程（ｃ）及び（ｄ）間で （ｅ）絶縁層の上側面を腐食処理して第１導電材料より
も速い速度で絶縁層を腐食し、絶縁層の孔内の第１導電
材料の上側面よりも低い或いはこの上側面とほぼ同じレ
ベルで絶縁層の新たな上側面を形成する別の工程を行な
うことを特徴とする。
本発明は、集積回路、例えばVLSI（超大規模集積）半
導体回路を製造する方法も提供するものであり、この場
合集積回路の一部を構成する基体を形成した後、上述し
た本発明による電気接続体の形成方法を用いて基体に電
気接続体を形成する。
導体回路を製造する方法も提供するものであり、この場
合集積回路の一部を構成する基体を形成した後、上述し
た本発明による電気接続体の形成方法を用いて基体に電
気接続体を形成する。
更に本発明は上述した方法を用いて製造した集積回路
にも関するものである。
にも関するものである。
本発明者は、種々の処理上の不均一性の為に、第１導
電材料の可成りの部分が腐食工程（ｃ）において孔の少
くとも数個の上側部分から除去され、従ってこれらの孔
の縁部に降下段が生じるおそれがあるということを確か
めた。工程（ｅ）で絶縁層を腐食することにより、孔内
の導電材料の上側面よりも低いレベル或いはこの上側面
とほぼ同じレベルで新たな上側面が形成され、孔の縁部
に上昇段が生じるか或いは段が殆ど生じなくなる。これ
らの縁部上に次の導電層に対する材料を堆積する場合、
大きな降下段上よりも上昇段上の方が段部被覆問題が著
しく少なくなるということを本発明者は確かめた。工程
（ｅ）で絶縁層の新たな上側面を形成することにより集
積回路相互接続システムにおける絶縁体界面の品質の改
善をも得ることができる。これらの利点は犠牲的な平坦
化層を設ける必要なく達成しうる。
電材料の可成りの部分が腐食工程（ｃ）において孔の少
くとも数個の上側部分から除去され、従ってこれらの孔
の縁部に降下段が生じるおそれがあるということを確か
めた。工程（ｅ）で絶縁層を腐食することにより、孔内
の導電材料の上側面よりも低いレベル或いはこの上側面
とほぼ同じレベルで新たな上側面が形成され、孔の縁部
に上昇段が生じるか或いは段が殆ど生じなくなる。これ
らの縁部上に次の導電層に対する材料を堆積する場合、
大きな降下段上よりも上昇段上の方が段部被覆問題が著
しく少なくなるということを本発明者は確かめた。工程
（ｅ）で絶縁層の新たな上側面を形成することにより集
積回路相互接続システムにおける絶縁体界面の品質の改
善をも得ることができる。これらの利点は犠牲的な平坦
化層を設ける必要なく達成しうる。
しかし、本発明による方法では、犠牲的な平坦化層を
用いても有利である。従って、工程（ｅ）における腐食
処理を用いる際に犠牲的な平坦化層を設けて、絶縁層の
表面を平滑で平坦とすることができる。この場合、この
平坦化層を用いないと、新たな表面はぎざぎざとなる。
更に、孔の壁部が傾斜しているある条件の下で、また工
程（ｅ）の腐食工程がいかに異方性であるかに応じて、
絶縁層を孔の露出縁部で一層深く腐食することができ、
このようにすることにより孔内の第１導電材料の側方で
絶縁層中に幅狭な裂け目を形成しうるようになる。裂け
目は孔の壁部で露出された被着層を腐食することによっ
ても形成しうる。絶縁層をエッチバックするのに犠牲的
な平坦化層を設けることにより、これを設けない場合に
生じるような問題を解決するか或いは減少せしめること
ができる。従って、本発明による方法では更に、前記の
工程（ｃ）及び（ｅ）間で少なくとも、絶縁層の上側面
上及び孔内の第１導電層上に他の材料を堆積し、この他
の材料の厚さはこの他の材料の上側面を充分に平坦とす
る程度に充分な厚さとする工程を行ない、この他の材料
を前記の工程（ｅ）で除去するようにすることができ
る。特に簡単な状態では、前記の他の材料が絶縁層の腐
食速度とほぼ同じ速度で腐食除去されるか或いは少くと
も第１導電材料の腐食速度に対するよりも絶縁層の腐食
速度に対して接近した腐食速度で腐食除去されるように
この材料を選択するのが好ましい。所望に応じ、この他
の材料を工程（ｅ）において絶縁層材料よりも遅い速度
で腐食するようにすることができる。特に厚肉層に対す
る犠牲的な他の層として用いるにはホトレジストが特に
便利な材料であるも、この材料の代りに例えばポリイミ
ドやスパンオン（spun−on）ガラスのような他の平坦化
材料を用いることができる。
用いても有利である。従って、工程（ｅ）における腐食
処理を用いる際に犠牲的な平坦化層を設けて、絶縁層の
表面を平滑で平坦とすることができる。この場合、この
平坦化層を用いないと、新たな表面はぎざぎざとなる。
更に、孔の壁部が傾斜しているある条件の下で、また工
程（ｅ）の腐食工程がいかに異方性であるかに応じて、
絶縁層を孔の露出縁部で一層深く腐食することができ、
このようにすることにより孔内の第１導電材料の側方で
絶縁層中に幅狭な裂け目を形成しうるようになる。裂け
目は孔の壁部で露出された被着層を腐食することによっ
ても形成しうる。絶縁層をエッチバックするのに犠牲的
な平坦化層を設けることにより、これを設けない場合に
生じるような問題を解決するか或いは減少せしめること
ができる。従って、本発明による方法では更に、前記の
工程（ｃ）及び（ｅ）間で少なくとも、絶縁層の上側面
上及び孔内の第１導電層上に他の材料を堆積し、この他
の材料の厚さはこの他の材料の上側面を充分に平坦とす
る程度に充分な厚さとする工程を行ない、この他の材料
を前記の工程（ｅ）で除去するようにすることができ
る。特に簡単な状態では、前記の他の材料が絶縁層の腐
食速度とほぼ同じ速度で腐食除去されるか或いは少くと
も第１導電材料の腐食速度に対するよりも絶縁層の腐食
速度に対して接近した腐食速度で腐食除去されるように
この材料を選択するのが好ましい。所望に応じ、この他
の材料を工程（ｅ）において絶縁層材料よりも遅い速度
で腐食するようにすることができる。特に厚肉層に対す
る犠牲的な他の層として用いるにはホトレジストが特に
便利な材料であるも、この材料の代りに例えばポリイミ
ドやスパンオン（spun−on）ガラスのような他の平坦化
材料を用いることができる。
本発明による方法は、異なるレベルでの同じ或いは異
なる材料に対する多レベル相互接続を含む電気接続シス
テムの種々の導電材料及び絶縁材料に対して用いること
ができる。タングステンやこのタングステンを主成分と
する金属混合物は、孔がサブミクロン幅を有する場合で
もこれらの孔を充填する特に有効な充填材料である。二
酸化シリコンは、その成長或いは堆積やその画成にとっ
て良好に開発された処理技術と、腐食処理工程（ｅ）に
おいて新たな上側面を形成する再現性のある腐食の容易
性との双方にとって特に優れた絶縁層材料である。従っ
て、特に優れた電気接続システムでは、第１導電材料が
タングステンを有し、絶縁層が少くとも上側面に隣接し
て二酸化シリコンを有する。第１導電材料はタングステ
ンを堆積する前に少くとも孔の領域に他の金属或いは合
金の薄肉層を有するようにすることができる。この他の
金属層は、孔内のタングステンに対する被着層として或
いは拡散障壁層として或いは基体に対する低接触抵抗層
として或いはこれらの任意の組合せとして作用しうる。
チタニウムはこれらの目的にとって、特に酸素に対する
化合力に関して特に優れた材料である為、この薄肉層
が、例えば基体中のシリコン領域に接点を形成する為の
合金の珪化チタニウムとして或いは例えば中間の被着層
を形成するスパッタリングされたチタニウム−タングス
テンとしてチタニウムを有するようにするのが好まし
い。
なる材料に対する多レベル相互接続を含む電気接続シス
テムの種々の導電材料及び絶縁材料に対して用いること
ができる。タングステンやこのタングステンを主成分と
する金属混合物は、孔がサブミクロン幅を有する場合で
もこれらの孔を充填する特に有効な充填材料である。二
酸化シリコンは、その成長或いは堆積やその画成にとっ
て良好に開発された処理技術と、腐食処理工程（ｅ）に
おいて新たな上側面を形成する再現性のある腐食の容易
性との双方にとって特に優れた絶縁層材料である。従っ
て、特に優れた電気接続システムでは、第１導電材料が
タングステンを有し、絶縁層が少くとも上側面に隣接し
て二酸化シリコンを有する。第１導電材料はタングステ
ンを堆積する前に少くとも孔の領域に他の金属或いは合
金の薄肉層を有するようにすることができる。この他の
金属層は、孔内のタングステンに対する被着層として或
いは拡散障壁層として或いは基体に対する低接触抵抗層
として或いはこれらの任意の組合せとして作用しうる。
チタニウムはこれらの目的にとって、特に酸素に対する
化合力に関して特に優れた材料である為、この薄肉層
が、例えば基体中のシリコン領域に接点を形成する為の
合金の珪化チタニウムとして或いは例えば中間の被着層
を形成するスパッタリングされたチタニウム−タングス
テンとしてチタニウムを有するようにするのが好まし
い。
本発明によれば、工程（ａ），（ｂ）及び（ｃ）にお
ける絶縁層の厚さ及び孔の深さは最終構造におけるより
も大きくなる。本発明を用いた多くの回路では、孔の幅
を少なくとも工程（ａ），（ｂ）及び（ｃ）において１
μｍよりも且つ絶縁層の厚さよりも小さくすることがで
きる。工程（ｂ）において小さな孔を適切に充填するの
を容易にする為には、タングステン材料を用いた場合で
も、工程（ａ）及び（ｂ）における各孔の深さをその幅
の1.7倍よりも浅くするのが好ましい。小さな孔内への
大きな降下段を信頼的に無くすようにする為には、絶縁
層材料を工程（ｅ）において孔の少なくとも１つの深さ
の４分の１よりも大きな距離に亘って腐食除去するよう
にすることができる。しかし、この距離をあまり大きく
しすぎることはしばしば不所望なことである。その理由
は、このようにすると、絶縁問題や寄生容量問題が生じ
たり、最初の層の厚さをあまりにも厚くする必要がある
為である。従って、絶縁層材料を工程（ｅ）で腐食除去
するこの距離を工程（ａ），（ｂ）及び（ｃ）における
絶縁層の厚さの半分よりも小さくするのが好ましい。本
発明を用いた多くの回路では、上述したことを考慮して
工程（ａ），（ｂ）及び（ｃ）における絶縁層の厚さを
１μｍよりも厚くするのが好ましい。
ける絶縁層の厚さ及び孔の深さは最終構造におけるより
も大きくなる。本発明を用いた多くの回路では、孔の幅
を少なくとも工程（ａ），（ｂ）及び（ｃ）において１
μｍよりも且つ絶縁層の厚さよりも小さくすることがで
きる。工程（ｂ）において小さな孔を適切に充填するの
を容易にする為には、タングステン材料を用いた場合で
も、工程（ａ）及び（ｂ）における各孔の深さをその幅
の1.7倍よりも浅くするのが好ましい。小さな孔内への
大きな降下段を信頼的に無くすようにする為には、絶縁
層材料を工程（ｅ）において孔の少なくとも１つの深さ
の４分の１よりも大きな距離に亘って腐食除去するよう
にすることができる。しかし、この距離をあまり大きく
しすぎることはしばしば不所望なことである。その理由
は、このようにすると、絶縁問題や寄生容量問題が生じ
たり、最初の層の厚さをあまりにも厚くする必要がある
為である。従って、絶縁層材料を工程（ｅ）で腐食除去
するこの距離を工程（ａ），（ｂ）及び（ｃ）における
絶縁層の厚さの半分よりも小さくするのが好ましい。本
発明を用いた多くの回路では、上述したことを考慮して
工程（ａ），（ｂ）及び（ｃ）における絶縁層の厚さを
１μｍよりも厚くするのが好ましい。
図面につき本発明を説明する。
図面は線図的であり実際のものに正比例していないこ
とに注意すべきである。これらの図の一部の相対寸法
（特に厚さ方向の寸法）は明瞭の為に且つ図面の都合上
誇張したり或いは減少させたりしてある。又、一般に１
つの実施例に用いたのと同じ（或いは関連の）参照符号
を他の実施例における対応する或いは類似部分を参照す
るのにも用いている。
とに注意すべきである。これらの図の一部の相対寸法
（特に厚さ方向の寸法）は明瞭の為に且つ図面の都合上
誇張したり或いは減少させたりしてある。又、一般に１
つの実施例に用いたのと同じ（或いは関連の）参照符号
を他の実施例における対応する或いは類似部分を参照す
るのにも用いている。
第１〜６図は集積回路の基体10に電気接続する方法を
用いて集積回路を製造する本発明による特定の方法を示
す。この特定の方法は （ａ） 基体10の表面に電気接続の為の孔２を有する電
気絶縁層１を形成する工程（第１図参照）と、 （ｂ） 第２図に示すように絶縁層１の上側表面３上に
及び孔２内に第１導電材料４を、その充分に平坦な上側
面５を形成するのに充分な厚さまで堆積する工程と、 （ｃ） 孔２内に第１導電材料4A,4B（第３図）を残し
て絶縁層の上側面３上から第１導電材料４を除去するの
に充分な厚さに亘ってこの第１導電材料４を腐食除去す
る工程と、 （ｄ） その後に第１導電材料4A,4B及び絶縁層１の上
側面上に第２導電材料（第６図の34或いは第８図の14）
を堆積し、孔２内の第１導電材料と相俟って集積回路の
電気接続体の少くとも一部を構成する工程とを有する。
用いて集積回路を製造する本発明による特定の方法を示
す。この特定の方法は （ａ） 基体10の表面に電気接続の為の孔２を有する電
気絶縁層１を形成する工程（第１図参照）と、 （ｂ） 第２図に示すように絶縁層１の上側表面３上に
及び孔２内に第１導電材料４を、その充分に平坦な上側
面５を形成するのに充分な厚さまで堆積する工程と、 （ｃ） 孔２内に第１導電材料4A,4B（第３図）を残し
て絶縁層の上側面３上から第１導電材料４を除去するの
に充分な厚さに亘ってこの第１導電材料４を腐食除去す
る工程と、 （ｄ） その後に第１導電材料4A,4B及び絶縁層１の上
側面上に第２導電材料（第６図の34或いは第８図の14）
を堆積し、孔２内の第１導電材料と相俟って集積回路の
電気接続体の少くとも一部を構成する工程とを有する。
本発明によれば工程（ｃ）及び（ｄ）間で少くとも （ｅ） 絶縁層１の上側面を腐食処理して第１導電材料
4A,4Bよりも速い速度で絶縁層１を腐食し、絶縁層１の
孔２内の第１導電材料4A,4Bの上側面よりも低い或いは
この上側面とほぼ同じレベルで絶縁層１の新たな上側面
９（第５図）を形成する工程 を行なう。
4A,4Bよりも速い速度で絶縁層１を腐食し、絶縁層１の
孔２内の第１導電材料4A,4Bの上側面よりも低い或いは
この上側面とほぼ同じレベルで絶縁層１の新たな上側面
９（第５図）を形成する工程 を行なう。
第１図の基体10は例えば、既知のようにドーパントの
注入或いは拡散またはこれらの双方により形成しうる異
なる導電率及び異なる導電型のドーピングされた区域を
有する半導体基板とすることができる。これらの区域は
集積回路の回路素子の一部を形成する。第７図はシリコ
ン集積回路に適した特定の形態の１例を示し、ドーピン
グされた区域40は接触抵抗を減少させる為に中間の珪化
物層42を介して金属電極4Bが接触されている。前記の区
域40はシリコン基板の隣接部分41と相俟ってｐ−ｎ接合
を形成でき、例えば絶縁ゲート43を有するMOSトランジ
スタのソース或いはドレイン区域とすることができる。
区域40のようなドーピングされた区域はシリコン基板10
へのドーパントの注入或いは拡散またはこれらの双方に
より既知のようにして形成できる。次に、露出したシリ
コン表面領域上に既知のようにして珪化チタニウム層を
形成し、その後に絶縁層１の上側部分を堆積しうる。
注入或いは拡散またはこれらの双方により形成しうる異
なる導電率及び異なる導電型のドーピングされた区域を
有する半導体基板とすることができる。これらの区域は
集積回路の回路素子の一部を形成する。第７図はシリコ
ン集積回路に適した特定の形態の１例を示し、ドーピン
グされた区域40は接触抵抗を減少させる為に中間の珪化
物層42を介して金属電極4Bが接触されている。前記の区
域40はシリコン基板の隣接部分41と相俟ってｐ−ｎ接合
を形成でき、例えば絶縁ゲート43を有するMOSトランジ
スタのソース或いはドレイン区域とすることができる。
区域40のようなドーピングされた区域はシリコン基板10
へのドーパントの注入或いは拡散またはこれらの双方に
より既知のようにして形成できる。次に、露出したシリ
コン表面領域上に既知のようにして珪化チタニウム層を
形成し、その後に絶縁層１の上側部分を堆積しうる。
このようにして絶縁層１内に多結晶シリコン或いは他
の導電材料のゲート43を埋込むことができる。VLSI回路
（超大規模集積回路）は多くのこのようなMOSトランジ
スタ或いは他の回路素子またはこれらの双方を有する。
第８及び９図は基体10内の他のドーピングされた区域45
及び46を示し、更に異なる基体10A及び10B上の本発明の
構成を示している。
の導電材料のゲート43を埋込むことができる。VLSI回路
（超大規模集積回路）は多くのこのようなMOSトランジ
スタ或いは他の回路素子またはこれらの双方を有する。
第８及び９図は基体10内の他のドーピングされた区域45
及び46を示し、更に異なる基体10A及び10B上の本発明の
構成を示している。
基板10の表面では第１図の絶縁層に接点孔２が形成さ
れている。この層１は１つ以上の絶縁材料を有するよう
にすることができ、１回以上の工程で形成しうる。従っ
てシリコン基板10の場合には層１が、シリコンの局部酸
化によりシリコン基板表面内に少くとも部分的に埋設さ
れた熱成長二酸化珪素（図示せず）を有するようにする
ことができる。孔２は局部酸化マスクによりこの既知の
方法で画成することができる。しかし、層１は気相成長
（CVD）により既知のように成長させた堆積二酸化シリ
コン或いはその他の絶縁材料（例えば窒化シリコン）を
追加的に或いは代りに有するようにすることでき、その
後に写真食刻及び腐食工程により孔２を形成することが
できる。VLSI回路の場合には、ミクロン寸法或いはサブ
ミクロン（すなわち直径が約１ミクロン或いはそれより
も小さい）幅及び約１の縦横比（深さ対幅の比）で丸み
をつけた（或いはほぼ円形の）接点孔２にすることがで
きる。本発明は絶縁層１の厚さよりも小さい幅を有する
孔２を充填するのに用いることができる。本発明によれ
ば、第１図の段階における絶縁層１の厚さ及び孔２の深
さは最終構造（第６図或いは第８図）にとって望ましい
値よりも大きい。ある特定の例では、第１図の接点孔２
の直径を0.9μｍ、幅を1.5μｍとすることができる。第
７図に示すように、孔２の壁部はわずかに傾斜させ、孔
２の幅が高さとともに増大するように、例えば基板10の
表面における0.9μｍから1.5μｍの厚さの絶縁層１の上
側面３で約1.2μｍまで増大するようにすることができ
る。
れている。この層１は１つ以上の絶縁材料を有するよう
にすることができ、１回以上の工程で形成しうる。従っ
てシリコン基板10の場合には層１が、シリコンの局部酸
化によりシリコン基板表面内に少くとも部分的に埋設さ
れた熱成長二酸化珪素（図示せず）を有するようにする
ことができる。孔２は局部酸化マスクによりこの既知の
方法で画成することができる。しかし、層１は気相成長
（CVD）により既知のように成長させた堆積二酸化シリ
コン或いはその他の絶縁材料（例えば窒化シリコン）を
追加的に或いは代りに有するようにすることでき、その
後に写真食刻及び腐食工程により孔２を形成することが
できる。VLSI回路の場合には、ミクロン寸法或いはサブ
ミクロン（すなわち直径が約１ミクロン或いはそれより
も小さい）幅及び約１の縦横比（深さ対幅の比）で丸み
をつけた（或いはほぼ円形の）接点孔２にすることがで
きる。本発明は絶縁層１の厚さよりも小さい幅を有する
孔２を充填するのに用いることができる。本発明によれ
ば、第１図の段階における絶縁層１の厚さ及び孔２の深
さは最終構造（第６図或いは第８図）にとって望ましい
値よりも大きい。ある特定の例では、第１図の接点孔２
の直径を0.9μｍ、幅を1.5μｍとすることができる。第
７図に示すように、孔２の壁部はわずかに傾斜させ、孔
２の幅が高さとともに増大するように、例えば基板10の
表面における0.9μｍから1.5μｍの厚さの絶縁層１の上
側面３で約1.2μｍまで増大するようにすることができ
る。
第２図は堆積工程（ｂ）の後の構造を示す。導電材料
４としてはダングステンを選択するのが有利である。そ
の理由は、この材料は深いサブミクロン幅の孔２を容易
に充填する為である。タングステンは例えば前述したR.
C.エルワンガー氏等著の論文に記載された気相成長シス
テムを用いて既知のようにして堆積することができる。
この堆積は、孔２の直径を0.9μｍ、深さを1.5μｍとし
た特定の例で絶縁層１の上側面３上でタングステン４が
例えば0.8μｍ或いはそれ以上の厚さとなるまで続ける
ことができる。この特定の実施例では、層１及び孔２の
上方でタングステン表面５の平坦性の変化が代表的に0.
2μｍよりも少なくなる。
４としてはダングステンを選択するのが有利である。そ
の理由は、この材料は深いサブミクロン幅の孔２を容易
に充填する為である。タングステンは例えば前述したR.
C.エルワンガー氏等著の論文に記載された気相成長シス
テムを用いて既知のようにして堆積することができる。
この堆積は、孔２の直径を0.9μｍ、深さを1.5μｍとし
た特定の例で絶縁層１の上側面３上でタングステン４が
例えば0.8μｍ或いはそれ以上の厚さとなるまで続ける
ことができる。この特定の実施例では、層１及び孔２の
上方でタングステン表面５の平坦性の変化が代表的に0.
2μｍよりも少なくなる。
タングステンのこのいわゆる“ブランケット”堆積後
工程（ｃ）でブランケットエッチバックを行ない、これ
により第３図の構造を生じる。このエッチバックは例え
ば前述したR.C.エルワンガー氏等の論文に記載されたプ
ラズマ腐食システムを用いて既知のようにして行なうこ
とができる。（特に多量生産処理で）絶縁層１の上側面
３からタングステン４を完全に除去する為に、腐食処理
をわずかに延長させ、接点孔２内に残存するタングステ
ンプラグ4A及び4Bのレベルが面３のレベルよりもほんの
わずかだけ例えば0.1μｍ或いは0.2μｍだけ低くなるよ
うにするのが好ましい。しかし、この腐食を行なうと、
孔２の幾つかで（例えば第３図のプラグ4Aのように）タ
ングステンプラグの可成り多くの上側部が除去されてし
まうということを確かめた。これは以下の要因が少くと
も時として著しいものとなることにより生じると思われ
る。
工程（ｃ）でブランケットエッチバックを行ない、これ
により第３図の構造を生じる。このエッチバックは例え
ば前述したR.C.エルワンガー氏等の論文に記載されたプ
ラズマ腐食システムを用いて既知のようにして行なうこ
とができる。（特に多量生産処理で）絶縁層１の上側面
３からタングステン４を完全に除去する為に、腐食処理
をわずかに延長させ、接点孔２内に残存するタングステ
ンプラグ4A及び4Bのレベルが面３のレベルよりもほんの
わずかだけ例えば0.1μｍ或いは0.2μｍだけ低くなるよ
うにするのが好ましい。しかし、この腐食を行なうと、
孔２の幾つかで（例えば第３図のプラグ4Aのように）タ
ングステンプラグの可成り多くの上側部が除去されてし
まうということを確かめた。これは以下の要因が少くと
も時として著しいものとなることにより生じると思われ
る。
（ａ）堆積されたタングステン材料４の不均質性。
（ｂ）堆積層表面５の凹凸。
（ｃ）エッチバック処理の不均一性。
（ｄ）孔がまだ露出されていない大きな表面積のタング
ステンに対するよりも（絶縁面によって囲まれたプラグ
4Aのような）局部的な小さな表面積のタングステンに対
する方が速い腐食速度となる局部ローデング効果。
ステンに対するよりも（絶縁面によって囲まれたプラグ
4Aのような）局部的な小さな表面積のタングステンに対
する方が速い腐食速度となる局部ローデング効果。
上述した特定例では、タングステンの0.8μｍ或いは
それ以上のエッチバックを行うと、直径が0.9μｍで深
さが1.5μｍの孔２内に約0.1μｍ〜0.6μｍの範囲で変
化する降下段の高さが見られた。通常、約0.1μｍ或い
は0.2μｍまでの降下段の高さを許容しうる。しかし、
サブミクロンの孔２内での0.5μｍ或いはそれ以上の大
きな高さの降下段は、集積回路の相互接続システムで次
に堆積される材料の層を第３図の構造上に直接堆積する
場合、この層に対する段部被覆（ステップカバレージ）
問題を生ぜしめる。
それ以上のエッチバックを行うと、直径が0.9μｍで深
さが1.5μｍの孔２内に約0.1μｍ〜0.6μｍの範囲で変
化する降下段の高さが見られた。通常、約0.1μｍ或い
は0.2μｍまでの降下段の高さを許容しうる。しかし、
サブミクロンの孔２内での0.5μｍ或いはそれ以上の大
きな高さの降下段は、集積回路の相互接続システムで次
に堆積される材料の層を第３図の構造上に直接堆積する
場合、この層に対する段部被覆（ステップカバレージ）
問題を生ぜしめる。
本発明によれば、腐食工程（ｅ）を行なうことにより
この段部被覆問題を最小にする。第４及び５図に示す形
態では、絶縁層１の上側面３上及び孔２内の第１導電材
料4A,4B上に他の材料（例えばホトレジスト）を、この
他の材料の上側面（８）が充分平坦となるのに充分な厚
さまで堆積させることにより最初に犠牲的な平坦化層７
を設ける。この平坦化層７に工程（ｅ）の腐食処理を行
なうと、この平坦化層は第１導電材料4A,4Bの場合より
も絶縁層１の腐食速度に少くとも著しく接近した速度で
或いは絶縁層１の腐食速度と同じ速度で腐食される。ホ
トレジストは、通常のように第３図の構造上にスピニン
グして極めて平坦な表面８を得るのに特に便利な材料で
あり、ホトレジストに対するプラズマ腐食処理は二酸化
シリコンに対する腐食速度に近似した腐食速度で充分達
成しうる。異なる孔２内のタングステンプラグ4A及び4B
に対する降下段の高さが0.1μｍ〜0.6μｍの範囲で変化
する上述した特定例では、ホトレジストを例えば約１μ
ｍ或いはそれ以上の厚さに被着でき、その表面８が絶縁
層１及びタングステンプラグ4A及び4Bの上方で平坦性で
顕著な変化を有さないようにしうる。
この段部被覆問題を最小にする。第４及び５図に示す形
態では、絶縁層１の上側面３上及び孔２内の第１導電材
料4A,4B上に他の材料（例えばホトレジスト）を、この
他の材料の上側面（８）が充分平坦となるのに充分な厚
さまで堆積させることにより最初に犠牲的な平坦化層７
を設ける。この平坦化層７に工程（ｅ）の腐食処理を行
なうと、この平坦化層は第１導電材料4A,4Bの場合より
も絶縁層１の腐食速度に少くとも著しく接近した速度で
或いは絶縁層１の腐食速度と同じ速度で腐食される。ホ
トレジストは、通常のように第３図の構造上にスピニン
グして極めて平坦な表面８を得るのに特に便利な材料で
あり、ホトレジストに対するプラズマ腐食処理は二酸化
シリコンに対する腐食速度に近似した腐食速度で充分達
成しうる。異なる孔２内のタングステンプラグ4A及び4B
に対する降下段の高さが0.1μｍ〜0.6μｍの範囲で変化
する上述した特定例では、ホトレジストを例えば約１μ
ｍ或いはそれ以上の厚さに被着でき、その表面８が絶縁
層１及びタングステンプラグ4A及び4Bの上方で平坦性で
顕著な変化を有さないようにしうる。
第４図の構造に工程（ｅ）の腐食処理を行ない、平坦
化材料７及び絶縁材料１の表面部分を腐食除去し、第５
図に示すように絶縁層１の新たな上側面９を孔２内の第
１導電材料4A,4Bの上側面とほぼ同じ或いはより低いレ
ベルで形成する。この腐食処理は例えばホトレジスト７
の腐食の為に酸素をも加えたCF4のプラズマによる既知
のプラズマ腐食処理を用いて行なうことができる。（CF
4及びO2により次にCF4のみによる）このような腐食処理
を用いると、ホトレジスト７及び層１の二酸化シリコン
表面の双方に対し約10nm・s-1（ナノメートル／秒）の
腐食速度を得ることができる。タングステンプラグ4A及
び4Bに対しては腐食速度が1nm・s-1よりも小さくなる。
0.6μｍまでの降下段が存在する上述した特定例では、
二酸化シリコンを絶縁層１の表面３から約0.5μｍの厚
さだけ除去して新たな表面９を形成することができる。
最初に設けた絶縁層１の厚さを決定するのにこの約0.5
μｍの厚さの除去を考慮し、第５図において（基板10の
上方で且ついかなる埋込みゲート43の上方でも）適切な
厚さが残り、適切な絶縁及び例えば寄生キャパシタンス
の減少を達成するようにする。絶縁層１のこの薄肉化の
結果として第３図において最大の降下段を有していたタ
ングステンプラグ4Aが絶縁層表面９とほぼ同一平面とな
り、一方他のタングステンプラグ4Bは表面９よりも上に
スタッドとして突出する。上述した特定例では、幾つか
のプラグ4Aが例えば0.1μｍ或いは0.2μｍの小さな降下
段を保つようにすることができる。
化材料７及び絶縁材料１の表面部分を腐食除去し、第５
図に示すように絶縁層１の新たな上側面９を孔２内の第
１導電材料4A,4Bの上側面とほぼ同じ或いはより低いレ
ベルで形成する。この腐食処理は例えばホトレジスト７
の腐食の為に酸素をも加えたCF4のプラズマによる既知
のプラズマ腐食処理を用いて行なうことができる。（CF
4及びO2により次にCF4のみによる）このような腐食処理
を用いると、ホトレジスト７及び層１の二酸化シリコン
表面の双方に対し約10nm・s-1（ナノメートル／秒）の
腐食速度を得ることができる。タングステンプラグ4A及
び4Bに対しては腐食速度が1nm・s-1よりも小さくなる。
0.6μｍまでの降下段が存在する上述した特定例では、
二酸化シリコンを絶縁層１の表面３から約0.5μｍの厚
さだけ除去して新たな表面９を形成することができる。
最初に設けた絶縁層１の厚さを決定するのにこの約0.5
μｍの厚さの除去を考慮し、第５図において（基板10の
上方で且ついかなる埋込みゲート43の上方でも）適切な
厚さが残り、適切な絶縁及び例えば寄生キャパシタンス
の減少を達成するようにする。絶縁層１のこの薄肉化の
結果として第３図において最大の降下段を有していたタ
ングステンプラグ4Aが絶縁層表面９とほぼ同一平面とな
り、一方他のタングステンプラグ4Bは表面９よりも上に
スタッドとして突出する。上述した特定例では、幾つか
のプラグ4Aが例えば0.1μｍ或いは0.2μｍの小さな降下
段を保つようにすることができる。
第６図は、第５図の構造から形成しうる接続構造の一
例を示し、この場合、第２導電材料の層を堆積し、次に
写真食刻及び腐食工程を用いてこの層をパターン化し、
タングステンプラグ4A及び4Bにそれぞれ隣接する導電細
条34A及び34Bを形成する。導電細条34A及び34Bは例えば
アルミニウムとすることができ、このアルミニウムはサ
ブミクロン幅のタングステンスタッド4Bにおいて約0.6
μｍの上昇段を適切に且つ信頼的に被覆するように堆積
せしめることができるも、絶縁層表面３からタングステ
ンプラグ4Aまでの0.6μｍの降下段上にアルミニウムを
堆積するのは可成り困難であるということを確かめた。
簡単な集積回路では、この導電材料34を以ってシリコン
回路基板10に対する細条レベルの相互接続体を構成する
ことができる。しかし、通常は２つ或いはそれ以上のレ
ベルの相互接続体が基板10上に存在するものであり、そ
の一例を第８図につき説明する。更に、第６図の層４及
び34に対してはそれぞれ異なる材料（すなわちタングス
テン及びアルミニウム）を用いて説明したが第１導電材
料４及び第２導電材料34の双方に対しては所望に応じ
（サブミクロン幅の孔２を充填しうる）同じ金属或いは
金属組成物を用いることができることを理解すべきであ
る。更に、第７図に示すように、これらの材料自体を異
なる導電材料の複合層とすることができる。
例を示し、この場合、第２導電材料の層を堆積し、次に
写真食刻及び腐食工程を用いてこの層をパターン化し、
タングステンプラグ4A及び4Bにそれぞれ隣接する導電細
条34A及び34Bを形成する。導電細条34A及び34Bは例えば
アルミニウムとすることができ、このアルミニウムはサ
ブミクロン幅のタングステンスタッド4Bにおいて約0.6
μｍの上昇段を適切に且つ信頼的に被覆するように堆積
せしめることができるも、絶縁層表面３からタングステ
ンプラグ4Aまでの0.6μｍの降下段上にアルミニウムを
堆積するのは可成り困難であるということを確かめた。
簡単な集積回路では、この導電材料34を以ってシリコン
回路基板10に対する細条レベルの相互接続体を構成する
ことができる。しかし、通常は２つ或いはそれ以上のレ
ベルの相互接続体が基板10上に存在するものであり、そ
の一例を第８図につき説明する。更に、第６図の層４及
び34に対してはそれぞれ異なる材料（すなわちタングス
テン及びアルミニウム）を用いて説明したが第１導電材
料４及び第２導電材料34の双方に対しては所望に応じ
（サブミクロン幅の孔２を充填しうる）同じ金属或いは
金属組成物を用いることができることを理解すべきであ
る。更に、第７図に示すように、これらの材料自体を異
なる導電材料の複合層とすることができる。
第７図はシリコン基板41内のドーピングされた領域40
に接触させる多層構造の一例を示す。絶縁層の表面上及
び露出したシリコン表面領域上に例えばチタニウムより
成る薄肉層がスパッタ堆積され、次にこの構造のものが
急速に加熱されてシリコン方面領域に珪化チタニウム接
点層42が形成される。絶縁層上のその他のチタニウムは
例えば過酸化水素と水酸化アンモニウムとを水に入れた
溶液中での腐食により除去することができる。この珪化
物接点層42を形成するには前述したR.C.エルワンガー氏
等著の論文に記載されたスパッタ堆積、高速加熱アニー
リング及び腐食処理を用いることができ、その後に絶縁
層１の上側部分を堆積し、孔２を形成する。
に接触させる多層構造の一例を示す。絶縁層の表面上及
び露出したシリコン表面領域上に例えばチタニウムより
成る薄肉層がスパッタ堆積され、次にこの構造のものが
急速に加熱されてシリコン方面領域に珪化チタニウム接
点層42が形成される。絶縁層上のその他のチタニウムは
例えば過酸化水素と水酸化アンモニウムとを水に入れた
溶液中での腐食により除去することができる。この珪化
物接点層42を形成するには前述したR.C.エルワンガー氏
等著の論文に記載されたスパッタ堆積、高速加熱アニー
リング及び腐食処理を用いることができ、その後に絶縁
層１の上側部分を堆積し、孔２を形成する。
次に、絶縁層１上及び孔２内に第１導電材料４の第１
部分として被着層44を堆積し、次に絶縁層材料に堆積す
るタングステンの被着力を高めるようにすることができ
る。このような被着層44は例えばチタニウム或いはチタ
ニウム−タングステンとすることができ、前述したR.C.
エルワンガー氏著等の論文に記載されているようにスパ
ッタ堆積することができる。この場合腐食工程（ｃ）で
行なう腐食処理は絶縁層１の表面３上から厚肉の上側タ
ングステン層とチタニウム或いはチタニウム−タングス
テン層44との双方を除去するような処理である。この場
合R.C.エルワンガー氏等著の論文に記載されたSF6腐食
システムを用いることができる。これらの双方の層１は
工程で除去でき、または厚肉のタングステン層を１つの
腐食処理で除去し、この下側のチタニウム或いはチタニ
ウム−タングステン層44をその後の別個の処理で除去す
ることができる。破線９は、絶縁層１が後の腐食工程
（ｅ）で薄肉化された新たな表面を示す。
部分として被着層44を堆積し、次に絶縁層材料に堆積す
るタングステンの被着力を高めるようにすることができ
る。このような被着層44は例えばチタニウム或いはチタ
ニウム−タングステンとすることができ、前述したR.C.
エルワンガー氏著等の論文に記載されているようにスパ
ッタ堆積することができる。この場合腐食工程（ｃ）で
行なう腐食処理は絶縁層１の表面３上から厚肉の上側タ
ングステン層とチタニウム或いはチタニウム−タングス
テン層44との双方を除去するような処理である。この場
合R.C.エルワンガー氏等著の論文に記載されたSF6腐食
システムを用いることができる。これらの双方の層１は
工程で除去でき、または厚肉のタングステン層を１つの
腐食処理で除去し、この下側のチタニウム或いはチタニ
ウム−タングステン層44をその後の別個の処理で除去す
ることができる。破線９は、絶縁層１が後の腐食工程
（ｅ）で薄肉化された新たな表面を示す。
第８図は、第５図の基本構造から形成した多レベル相
互接続構造を示し、形成しうる幾つかの多の変形例をも
示している。この場合例えば、第１導電材料４で充填さ
れる絶縁層１内の孔２は基板10上の絶縁層１の厚さ全体
に亘って延在させる必要はない。第８図の孔2Cは埋込ま
れたゲート層43に接続する為に絶縁層の厚さの上側部分
のみを通って延在する。従って、接点孔2Cに対する基体
ゲート層43と絶縁層１の下側部分とを有する。孔2Cは他
の孔２と同じ工程で形成され、タングステンプラグ4A及
び4Bと同じ工程でタングステンプラグ4Cが充填される。
互接続構造を示し、形成しうる幾つかの多の変形例をも
示している。この場合例えば、第１導電材料４で充填さ
れる絶縁層１内の孔２は基板10上の絶縁層１の厚さ全体
に亘って延在させる必要はない。第８図の孔2Cは埋込ま
れたゲート層43に接続する為に絶縁層の厚さの上側部分
のみを通って延在する。従って、接点孔2Cに対する基体
ゲート層43と絶縁層１の下側部分とを有する。孔2Cは他
の孔２と同じ工程で形成され、タングステンプラグ4A及
び4Bと同じ工程でタングステンプラグ4Cが充填される。
第８図の構造では、接点プラグ4A,4B,4C等が導体細条
と接触しており、これ導体細条のうち２つのみ、すなわ
ち細条14A及び14Bのみを示してある。これら導体細条14
A,14B等は貫通孔22中の導電性プラグ24A等により上側パ
タンーの導体細条34A等に接続されている。本発明の工
程（ａ）〜（ｅ）は孔22を経る接続部を形成するのに用
いることができ、この場合基体10Bは下側絶縁層及び導
電層構造11,14,1,4と基板10とを有し、この場合第１導
電材料が24であり、絶縁層が21であり、その新たなエッ
チバック面が29であり、第２導電材料が34である。導体
細条14A等は堆積及び写真食刻及び腐食工程によって第
６図の細条34A及び34Bと同様に形成でき、その後に絶縁
層11を堆積し、次に平坦化腐食技術により細条14A等の
上から絶縁層を除去することができる。しかし、本発明
による工程（ａ）〜（ｅ）は絶縁層11内の孔12A,12Bで
の導体細条14A,1B等を形成するのにも用いることができ
る。この場合を以下に第９図につき説明する。
と接触しており、これ導体細条のうち２つのみ、すなわ
ち細条14A及び14Bのみを示してある。これら導体細条14
A,14B等は貫通孔22中の導電性プラグ24A等により上側パ
タンーの導体細条34A等に接続されている。本発明の工
程（ａ）〜（ｅ）は孔22を経る接続部を形成するのに用
いることができ、この場合基体10Bは下側絶縁層及び導
電層構造11,14,1,4と基板10とを有し、この場合第１導
電材料が24であり、絶縁層が21であり、その新たなエッ
チバック面が29であり、第２導電材料が34である。導体
細条14A等は堆積及び写真食刻及び腐食工程によって第
６図の細条34A及び34Bと同様に形成でき、その後に絶縁
層11を堆積し、次に平坦化腐食技術により細条14A等の
上から絶縁層を除去することができる。しかし、本発明
による工程（ａ）〜（ｅ）は絶縁層11内の孔12A,12Bで
の導体細条14A,1B等を形成するのにも用いることができ
る。この場合を以下に第９図につき説明する。
第９図は、孔12A及び12Bを有する絶縁層11が基体10A
上に存在する製造の中間段を示す。特定例では、絶縁層
11はこの段階で約1.5μｍの厚さを有するようにするこ
とができる。孔12A及び12Bは丸みのついた孔２とは相違
し、（第９図の平面に対し垂直な）一方向で約１μｍ或
いはそれよりも小さな幅と（第９図の断面をとってい
る）長手方向で数μｍの長さとを有する細長形態として
ある。工程（ｂ）のブランケット堆積を行ない絶縁層11
の上側面13上及び孔12A,12B内に第１導電材料14の層を
形成する。この材料14は例えば約１μｍ或いはそれより
も厚い厚さとすることができ、充分平坦な上側面15を有
する。次に腐食工程（ｃ）を行ない、材料14を細長孔12
A及び12B内に細条14A及び14Bとして残して上側面13上か
ら除去する。次に腐食工程（ｅ）を行ない、絶縁層11を
エッチバックし、孔12A及び12B内の細条14A及び14Bを形
成する第１導電材料の上側面よりも低い或いはこれらの
上側面とほぼ同じレベルで新たな上側面19（第８図参
照）を形成する。次に工程（ｄ）において、第２導電材
料を堆積し、導対細条14A及び14Bに対する貫通接続体24
A等を形成する。
上に存在する製造の中間段を示す。特定例では、絶縁層
11はこの段階で約1.5μｍの厚さを有するようにするこ
とができる。孔12A及び12Bは丸みのついた孔２とは相違
し、（第９図の平面に対し垂直な）一方向で約１μｍ或
いはそれよりも小さな幅と（第９図の断面をとってい
る）長手方向で数μｍの長さとを有する細長形態として
ある。工程（ｂ）のブランケット堆積を行ない絶縁層11
の上側面13上及び孔12A,12B内に第１導電材料14の層を
形成する。この材料14は例えば約１μｍ或いはそれより
も厚い厚さとすることができ、充分平坦な上側面15を有
する。次に腐食工程（ｃ）を行ない、材料14を細長孔12
A及び12B内に細条14A及び14Bとして残して上側面13上か
ら除去する。次に腐食工程（ｅ）を行ない、絶縁層11を
エッチバックし、孔12A及び12B内の細条14A及び14Bを形
成する第１導電材料の上側面よりも低い或いはこれらの
上側面とほぼ同じレベルで新たな上側面19（第８図参
照）を形成する。次に工程（ｄ）において、第２導電材
料を堆積し、導対細条14A及び14Bに対する貫通接続体24
A等を形成する。
多くの他の変形が可能であること明らかである。特
に、腐食すべき層が種々の組成を有する種々の部分から
成っている場合には、各腐食工程（ｃ）及び（ｅ）を異
なる組成に対する異なる或いは変更した腐食剤での複数
の段階で行なうか、或いは例えば最初の腐食段階を高速
腐食剤で、これに続いて同じ材料をゆっくり腐食して平
滑な最終面を得る他の或いは変更した腐食剤で行なうよ
うにすることができる。殆どがプラズマ腐食を参照した
が、他の形態の乾式腐食や湿式腐食を用いることができ
ること明らかである。例えば反応性イオンエッチングを
用いたり、或いは本質的に化学的な腐食を行わないスパ
ッタ腐食処理であるイオンミリングを用いることができ
る。細長孔12A,12B等に導体細条14A,14B等を形成し，貫
通孔22内に貫通プラグ24A等を形成するのに本発明の工
程（ａ）〜（ｅ）を用いると、細条14A,14B等及びプラ
グ24A等の双方に対し層44のような被着改善層を有利に
設けることができ、絶縁層11及び21の新たな表面19及び
29を、層７のような犠牲的な平坦化層の腐食除去をも含
む腐食処理で形成しうる。
に、腐食すべき層が種々の組成を有する種々の部分から
成っている場合には、各腐食工程（ｃ）及び（ｅ）を異
なる組成に対する異なる或いは変更した腐食剤での複数
の段階で行なうか、或いは例えば最初の腐食段階を高速
腐食剤で、これに続いて同じ材料をゆっくり腐食して平
滑な最終面を得る他の或いは変更した腐食剤で行なうよ
うにすることができる。殆どがプラズマ腐食を参照した
が、他の形態の乾式腐食や湿式腐食を用いることができ
ること明らかである。例えば反応性イオンエッチングを
用いたり、或いは本質的に化学的な腐食を行わないスパ
ッタ腐食処理であるイオンミリングを用いることができ
る。細長孔12A,12B等に導体細条14A,14B等を形成し，貫
通孔22内に貫通プラグ24A等を形成するのに本発明の工
程（ａ）〜（ｅ）を用いると、細条14A,14B等及びプラ
グ24A等の双方に対し層44のような被着改善層を有利に
設けることができ、絶縁層11及び21の新たな表面19及び
29を、層７のような犠牲的な平坦化層の腐食除去をも含
む腐食処理で形成しうる。
本発明による方法は特にサブミクロン幅の接点及び貫
通孔を有する半導体集積回路にとって有利である。この
ような集積回路はシリコン或いは例えば砒化ガリウムの
基板10を以って形成しうる。しかし本発明は、基体に対
する電気接続を必要とする他の集積回路、例えば液晶表
示装置や弾性表面波装置やある磁気バブル装置に集積化
する回路パターンを製造するのにも用いることができ
る。上述したところから当業者にとって他の変形が可能
であること明らかである。このような変形には、集積回
路やその他の装置やこれらの接続システムやその他の構
成部分の設計及び製造上で既に知られている他のことを
前述したことの代りに或いはこれらに加えて含めること
ができる。
通孔を有する半導体集積回路にとって有利である。この
ような集積回路はシリコン或いは例えば砒化ガリウムの
基板10を以って形成しうる。しかし本発明は、基体に対
する電気接続を必要とする他の集積回路、例えば液晶表
示装置や弾性表面波装置やある磁気バブル装置に集積化
する回路パターンを製造するのにも用いることができ
る。上述したところから当業者にとって他の変形が可能
であること明らかである。このような変形には、集積回
路やその他の装置やこれらの接続システムやその他の構
成部分の設計及び製造上で既に知られている他のことを
前述したことの代りに或いはこれらに加えて含めること
ができる。
第１図は、本発明の方法による半導体集積回路の製造に
おける一段階で基体上に設けた絶縁層を示す部分的断面
斜視図、 第２〜５図は、第１図の集積回路の部分を後の製造工程
で示す断面図、 第６図は、他の製造段階の一例を示す部分的断面斜視
図、 第７図は、第2,3及び５図におけるプラグ4Bを拡大して
示す層構造の一例を示す断面図、 第８図は、本発明によって製造した多レベル相互接続シ
ステムを有する集積回路を示す断面図、 第９図は、第８図の回路の一部を可能な一製造工程で示
す断面図である。 １……電気絶縁層 ２……孔 ３……１の上側面 ４……第１導電材料 ７……平坦化層 ９……絶縁層表面 10……基体（基板） 14,34……第２導電材料 14A,14B……導体細条 40……ドーピングされた領域 41……シリコン基板 42……接点層 43……絶縁ゲート
おける一段階で基体上に設けた絶縁層を示す部分的断面
斜視図、 第２〜５図は、第１図の集積回路の部分を後の製造工程
で示す断面図、 第６図は、他の製造段階の一例を示す部分的断面斜視
図、 第７図は、第2,3及び５図におけるプラグ4Bを拡大して
示す層構造の一例を示す断面図、 第８図は、本発明によって製造した多レベル相互接続シ
ステムを有する集積回路を示す断面図、 第９図は、第８図の回路の一部を可能な一製造工程で示
す断面図である。 １……電気絶縁層 ２……孔 ３……１の上側面 ４……第１導電材料 ７……平坦化層 ９……絶縁層表面 10……基体（基板） 14,34……第２導電材料 14A,14B……導体細条 40……ドーピングされた領域 41……シリコン基板 42……接点層 43……絶縁ゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−112353（ＪＰ，Ａ) 特開 昭61−283145（ＪＰ，Ａ) 特開 昭62−32630（ＪＰ，Ａ) 特開 昭62−43175（ＪＰ，Ａ) 特開 昭55−91843（ＪＰ，Ａ) 実開 昭62−114447（ＪＰ，Ｕ)
Claims (12)
- 【請求項１】集積回路の一部を構成する基体に電気接続
体を形成するに当り、 （ａ）基体の表面に電気接続の為の孔を有する電気絶縁
層を形成し、これらの孔は絶縁層を厚さ方向で貫通して
基体に至るまで延在させる工程と、 （ｂ）絶縁層の上側面上及び孔内に第１導電材料を、そ
の充分に平坦な上側面を形成するのに充分な厚さまで堆
積する工程と、 （ｃ）孔内に第１導電材料を残して絶縁層の上側面から
第１導電材料を除去するのに充分な厚さに亘ってこの第
１導電材料を腐食除去する工程と、 （ｄ）その後に第１導電材料及び絶縁層の上側面上に第
２導電材料を堆積し、孔内の第１導電材料と相俟って基
体への電気接続体の少くとも一部を構成する工程と を具えている電気接続体の製造方法において、 前記の工程（ａ）において、前記の工程（ｄ）に対して
所望な絶縁層の厚さよりも厚肉となるまで絶縁層を形成
し、 前記の工程（ｃ）における第１導電材料の腐蝕除去を、
孔内に残存する第１導電材料の上側面が前記の工程
（ｃ）における絶縁層の上側面のレベルよりも低くなる
まで延長し、 前記の工程（ｃ）及び（ｄ）間で （ｅ）絶縁層の上側面を腐食処理して第１導電材料より
も速い速度で絶縁層を腐食し、絶縁層の孔内の第１導電
材料の上側面よりも低い或いはこの上側面とほぼ同じレ
ベルで絶縁層の新たな上側面を形成する別の工程 を行なうことを特徴とする電気接続体の形成方法。 - 【請求項２】請求項１に記載の電気接続体の製造方法に
おいて、前記の工程（ｃ）及び（ｅ）間で少なくとも、 絶縁層の上側面上及び孔内の第１導電層上に他の材料を
堆積し、この他の材料の厚さはこの他の材料の上側面を
充分に平坦とする程度に充分な厚さとする工程 を行ない、この他の材料を前記の工程（ｅ）で除去する
ことを特徴とする電気接続体の形成方法。 - 【請求項３】請求項２に記載の電気接続体の形成方法に
おいて、前記他の材料を絶縁層の腐食速度とほぼ同じ速
度で腐食除去することを特徴とする電気接続体の形成方
法。 - 【請求項４】請求項２または３に記載の電気接続体の形
成方法において、前記の他の材料をホトレジストとする
ことを特徴とする電気接続体の形成方法。 - 【請求項５】請求項１〜４のいずれか一項に記載の電気
接続体の形成方法において、前記の第１導電材料がタン
グステンを有し、前記の絶縁層が少なくとも上側面に隣
接して二酸化シリコンを有していることを特徴とする電
気接続体の形成方法。 - 【請求項６】請求項５に記載の電気接続体の形成方法に
おいて、第１導電材料には前記のタングステン材料を堆
積する前に少なくとも孔の領域でチタニウムを有する薄
肉層が設けられていることを特徴とする電気接続体の形
成方法。 - 【請求項７】請求項１〜６のいずれか一項に記載の電気
接続体の形成方法において、前記の孔は少なくとも前記
の工程（ａ），（ｂ）及び（ｃ）において絶縁層の厚さ
よりも小さく１μｍよりも小さい幅を有するようにする
ことを特徴とする電気接続体の形成方法。 - 【請求項８】請求項１〜７のいずれか一項に記載の電気
接続体の形成方法において、前記の工程（ａ）及び
（ｂ）における各孔の深さをその幅の1.7倍よりも小さ
くすることを特徴とする電気接続体の形成方法。 - 【請求項９】請求項１〜８のいずれか一項に記載の電気
接続体の形成方法において、前記の絶縁層の材料を前記
の工程（ｅ）で前記の工程（ａ），（ｂ）及び（ｃ）に
おける絶縁層の厚さの半分よりも小さく前記の孔の少く
とも１つの深さの４分の１よりも大きい距離に亘って腐
食除去することを特徴とする電気接続体の形成方法。 - 【請求項１０】請求項１〜９のいずれか一項に記載の電
気接続体の形成方法において、前記の工程（ａ），
（ｂ）及び（ｃ）における絶縁層の厚さが１μｍを越え
るようにすることを特徴とする電気接続体の形成方法。 - 【請求項１１】集積回路の一部を構成する基体を形成し
た後、請求項１〜10のいずれか一項に記載の電気接続体
の形成方法を用いで前記の基体に電気接続体を形成する
ことを特徴とする集積回路の製造方法。 - 【請求項１２】請求項１〜11のいずれか一項に記載の方
法において、前記の回路を半導体集積回路とすることを
特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8728142 | 1987-12-02 | ||
| GB8728142A GB2212979A (en) | 1987-12-02 | 1987-12-02 | Fabricating electrical connections,particularly in integrated circuit manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021925A JPH021925A (ja) | 1990-01-08 |
| JP2618460B2 true JP2618460B2 (ja) | 1997-06-11 |
Family
ID=10627846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63301082A Expired - Lifetime JP2618460B2 (ja) | 1987-12-02 | 1988-11-30 | 電気接続体の形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0324198B1 (ja) |
| JP (1) | JP2618460B2 (ja) |
| KR (1) | KR890011035A (ja) |
| DE (1) | DE3888511T2 (ja) |
| GB (1) | GB2212979A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4028776C2 (de) * | 1990-07-03 | 1994-03-10 | Samsung Electronics Co Ltd | Verfahren zur Bildung einer metallischen Verdrahtungsschicht und Füllen einer Kontaktöffnung in einem Halbleiterbauelement |
| EP0469215B1 (en) * | 1990-07-31 | 1995-11-22 | International Business Machines Corporation | Method of forming stacked tungsten gate PFET devices and structures resulting therefrom |
| EP0469214A1 (en) * | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
| EP0469217B1 (en) * | 1990-07-31 | 1996-04-10 | International Business Machines Corporation | Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom |
| DE4200809C2 (de) * | 1991-03-20 | 1996-12-12 | Samsung Electronics Co Ltd | Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement |
| US5387550A (en) * | 1992-02-07 | 1995-02-07 | Micron Technology, Inc. | Method for making a fillet for integrated circuit metal plug |
| JP3179212B2 (ja) * | 1992-10-27 | 2001-06-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100271769B1 (ko) * | 1998-06-25 | 2001-02-01 | 윤종용 | 반도체소자의 제조방법, 이를 위한 반도체소자 제조용 식각액조성물 및 반도체소자 |
| US6281114B1 (en) * | 2000-02-07 | 2001-08-28 | Infineon Technologies Ag | Planarization after metal chemical mechanical polishing in semiconductor wafer fabrication |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2566181B1 (fr) * | 1984-06-14 | 1986-08-22 | Commissariat Energie Atomique | Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
| US4670091A (en) * | 1984-08-23 | 1987-06-02 | Fairchild Semiconductor Corporation | Process for forming vias on integrated circuits |
| JPS61112353A (ja) * | 1984-11-07 | 1986-05-30 | Nec Corp | 多層配線の形成方法 |
| US4606998A (en) * | 1985-04-30 | 1986-08-19 | International Business Machines Corporation | Barrierless high-temperature lift-off process |
| JPS61283145A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体装置及びその製造方法 |
| US4714686A (en) * | 1985-07-31 | 1987-12-22 | Advanced Micro Devices, Inc. | Method of forming contact plugs for planarized integrated circuits |
| JPS6243175A (ja) * | 1985-08-20 | 1987-02-25 | Seiko Epson Corp | 半導体装置の製造方法 |
| EP0234407A1 (en) * | 1986-02-28 | 1987-09-02 | General Electric Company | Method filling interlevel dielectric via or contact holes in multilevel VLSI metallization structures |
-
1987
- 1987-12-02 GB GB8728142A patent/GB2212979A/en not_active Withdrawn
-
1988
- 1988-11-28 EP EP88202709A patent/EP0324198B1/en not_active Expired - Lifetime
- 1988-11-28 DE DE3888511T patent/DE3888511T2/de not_active Expired - Fee Related
- 1988-11-29 KR KR1019880015734A patent/KR890011035A/ko active IP Right Grant
- 1988-11-30 JP JP63301082A patent/JP2618460B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB8728142D0 (en) | 1988-01-06 |
| DE3888511D1 (de) | 1994-04-21 |
| EP0324198B1 (en) | 1994-03-16 |
| KR890011035A (ko) | 1989-08-12 |
| GB2212979A (en) | 1989-08-02 |
| DE3888511T2 (de) | 1994-10-06 |
| EP0324198A1 (en) | 1989-07-19 |
| JPH021925A (ja) | 1990-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5055423A (en) | Planarized selective tungsten metallization system | |
| US6077733A (en) | Method of manufacturing self-aligned T-shaped gate through dual damascene | |
| US6211049B1 (en) | Forming submicron integrated-circuit wiring from gold, silver, copper, and other metals | |
| US4663832A (en) | Method for improving the planarity and passivation in a semiconductor isolation trench arrangement | |
| US5434451A (en) | Tungsten liner process for simultaneous formation of integral contact studs and interconnect lines | |
| US5227335A (en) | Tungsten metallization | |
| JP2685253B2 (ja) | 珪素半導体デバイスに電気相互接続部を形成する方法 | |
| JPH0680737B2 (ja) | 半導体装置の製造方法 | |
| JPH10189733A (ja) | 多孔性誘電体の金属被覆法 | |
| US6051880A (en) | Base layer structure covering a hole of decreasing diameter in an insulation layer in a semiconductor device | |
| EP0424485B1 (en) | Fully recessed interconnection scheme with titanium-tungsten and selective cvd tungsten | |
| US5960314A (en) | Semiconductor processing method of providing an electrically conductive interconnecting plug between an elevationally conductive node and an elevationally outer electrically conductive node | |
| JPH0682759B2 (ja) | 導電性スタツドの形成方法 | |
| US4708767A (en) | Method for providing a semiconductor device with planarized contacts | |
| GB2326281A (en) | Method of planarizing contact plug and interlayer insulator structures | |
| KR100277377B1 (ko) | 콘택트홀/스루홀의형성방법 | |
| JP2720796B2 (ja) | 半導体装置の製造方法 | |
| JP2618460B2 (ja) | 電気接続体の形成方法 | |
| US4696098A (en) | Metallization technique for integrated circuit structures | |
| JP2892421B2 (ja) | 半導体素子の製造方法 | |
| US6376357B1 (en) | Method for manufacturing a semiconductor device with voids in the insulation film between wirings | |
| WO1991010261A1 (en) | Semiconductor interconnect structure utilizing a polyimide insulator | |
| JPH04307934A (ja) | タングステンプラグの形成方法 | |
| KR100242434B1 (ko) | 반도체 장치의 콘택 형성방법 | |
| US6365496B1 (en) | Elimination of junction spiking using soft sputter etch and two step tin film during the contact barrier deposition process |