KR890011035A - 집적회로 제조방법 및 전기접속 형성방법 - Google Patents

집적회로 제조방법 및 전기접속 형성방법 Download PDF

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KR890011035A KR1019880015734A KR880015734A KR890011035A KR 890011035 A KR890011035 A KR 890011035A KR 1019880015734 A KR1019880015734 A KR 1019880015734A KR 880015734 A KR880015734 A KR 880015734A KR 890011035 A KR890011035 A KR 890011035A
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데 베르트 라이니어
데 브루인 렌데르트
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이반 밀러 레르너
엔.브이.필립스 글로아이람펜파브리켄
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Abstract

내용 없음

Description

집적회로 제조방법 및 전기접속 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 방법에 의한 반도체 집적회로의 제조 공정의 한 과정에서 하부 구조상의 절연층의 부분적 단면 투시도.
제2도 내지 5도는 상기 제조공정의 연속적 과정에서 제1도의 집적회로 일부분의 단면도.

Claims (14)

  1. (a) 하부구조의 기판에서, 전기 접속용 개구부를 가지는 전기 절연층을 형성하는 단계, (b) 제1전도물질의 상부 표면을 충분하게 평면으로 형성할 수 있는 두께로, 절연층의 상부표면 및 개구부에서 제1전기전도물질을 용착시키는 단계, (c) 개구부에 제1전도 물질을 남기는 반면, 절연층의 상부 표면으로부터 제1전도물질을 제거하기에 충분한 두께 이상으로 제1전도 물질을 에칭시켜 제거하는 단계 및 (d) 하부구조로의 전기 접속 일부를 개구부에서 제1전도 물질과 함께 제공하기 위하여 절연층의 상부 표면 칭 제1전도 물질 위로 제2전기 전도물질을 용착시키는 단계를 포함하는, 집적회로의 일부를 형성하는 하부구조로 전기접속을 형성하는 방법에 있어서, 단계 (c) 및 (d) 사이에서 (e) 절연층의 개구부에서 제1전도 물질의 상부표면과 동일하거나 낮은 레벨로 절연층의 새로운 상부 표면을 형성하기 위해 제1전도물질보다 빠른 속도로 절연층을 에칭하는 에칭 처리 단계가 수행되는 것을 특징으로 하는 전기 접속 형성 방법.
  2. 제1항에 있어서, 또다른 물질의 상부 표면을 평면으로 형성하기에 충분한 두께로, 개구부의 제1전도층 및 절연층의 상부 표면위로 상기 물질을 용착시키는 단계가, 단계(c) 및 (e) 사이에서, 수행되는데 상기물질은 단계(e)에서 제거되는 것을 특징으로 하는 전기 접속 형성 방법.
  3. 제2항에 있어서, 상기 물질은 절연층의 에칭 속도와 동일한 속도로 에칭되어 제거되는 것을 특징으로 하는 전기 접속 형성 방법.
  4. 제2 또는3항에 있어서, 상기 물질은 포토레지스트인 것을 특징으로 하는 전기 접속 형성 방법.
  5. 상술한 어느 한 항에 있어서, 제1전도 물질은 텅스텐을 포함하고, 절연층은 상부 표면과 인접한 실리콘 2산화물을 포함하는 것을 특징으로 하는 전기 접속 형성 방법.
  6. 제5항에 있어서, 제1전도 물질은 텅스텐 물질을 용착시키기 이전에 개구부 영역에서 제공된 티타늄을 구비하는 얇은 층을 포함하는 것을 특징으로 하는 전기 접속 형성 방법.
  7. 상술한 어느 한 항에 있어서, 단계(a), (b) 및 (c)에서 개구부는 1㎛이하의 폭 및 절연층보다 작은 두께를 가지는 것을 특징으로 하는 전기 접속 형성 방법.
  8. 상술한 어느 한 항에 있어서, 단계 (a) 및 (b)에서 각 개구부의 깊이는 폭의 1.7배 미만인 것을 특징으로 하는 전기 접속 형성방법.
  9. 상술한 어느 한 항에 있어서, 단계(a), (b) 및 (c)에서 개구부 하나의 깊이의 1/4이상의 거리 및 절연층 두께의 절반 미만의 두께로 절연층 물질이 단계(e)에서 에칭되어 제거되는 것을 특징으로 하는 전기 접속 형성 방법.
  10. 상술한 어느 한 항에 있어서, 단계(a), (b) 및 (c)에서 절연층의 두께는 1㎛를 초과하는 것을 특징으로 하는 전기 접속 형성 방법.
  11. 집적 회로의 제조방법에 있어서, 상기 회로의 일부를 형성하는 하부 구조의 형성후에, 상술한 어느 한항에서 청구된 방법을 사용하여 상기 하부 구조로의 전기 접속이 이루어지는 것을 특징으로 하는 접적 회로 제조방법.
  12. 상술한 어느 한 항에 있어서, 상기 회로는 반도체 집적회로인 것을 특징으로 하는 집적 회로 제조방법.
  13. 제1 내지 5도 또는 제6도 또는 제7도 또는 제8 및 9도를 참조로 설명된 집적 회로 제조방법.
  14. 상술한 어느 한 항에서 청구된 방법을 사용하여 제조된 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880015734A 1987-12-02 1988-11-29 집적회로 제조방법 및 전기접속 형성방법 KR890011035A (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4028776C2 (de) * 1990-07-03 1994-03-10 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht und Füllen einer Kontaktöffnung in einem Halbleiterbauelement
EP0469214A1 (en) * 1990-07-31 1992-02-05 International Business Machines Corporation Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom
DE69026503T2 (de) * 1990-07-31 1996-11-14 Ibm Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten selbstjustierten Feldeffekttransistoren aus Polisilizium und sich daraus ergebende Struktur
DE69023765T2 (de) * 1990-07-31 1996-06-20 Ibm Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur.
DE4200809C2 (de) * 1991-03-20 1996-12-12 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement
US5387550A (en) * 1992-02-07 1995-02-07 Micron Technology, Inc. Method for making a fillet for integrated circuit metal plug
JP3179212B2 (ja) * 1992-10-27 2001-06-25 日本電気株式会社 半導体装置の製造方法
KR100271769B1 (ko) * 1998-06-25 2001-02-01 윤종용 반도체소자의 제조방법, 이를 위한 반도체소자 제조용 식각액조성물 및 반도체소자
US6281114B1 (en) * 2000-02-07 2001-08-28 Infineon Technologies Ag Planarization after metal chemical mechanical polishing in semiconductor wafer fabrication

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2566181B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
US4670091A (en) * 1984-08-23 1987-06-02 Fairchild Semiconductor Corporation Process for forming vias on integrated circuits
JPS61112353A (ja) * 1984-11-07 1986-05-30 Nec Corp 多層配線の形成方法
US4606998A (en) * 1985-04-30 1986-08-19 International Business Machines Corporation Barrierless high-temperature lift-off process
JPS61283145A (ja) * 1985-06-10 1986-12-13 Nec Corp 半導体装置及びその製造方法
US4714686A (en) * 1985-07-31 1987-12-22 Advanced Micro Devices, Inc. Method of forming contact plugs for planarized integrated circuits
JPS6243175A (ja) * 1985-08-20 1987-02-25 Seiko Epson Corp 半導体装置の製造方法
EP0234407A1 (en) * 1986-02-28 1987-09-02 General Electric Company Method filling interlevel dielectric via or contact holes in multilevel VLSI metallization structures

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GB8728142D0 (en) 1988-01-06

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