KR890015376A - 전자소자에 대한 전기적 접속방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 17
- 239000011810 insulating material Substances 0.000 claims 24
- 238000005530 etching Methods 0.000 claims 6
- 238000000151 deposition Methods 0.000 claims 4
- 239000004020 conductor Substances 0.000 claims 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 239000000463 material Substances 0.000 claims 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도 내지 제 6 도는 전자소자의 일부를 형성하는 하부 구조의 일부의 횡단면도이며, 본 발명을 구체화하는 방법에서의 여러 단계를 순차적으로 도시하는 도면.
Claims (11)
- 전도영역 사이의 절연물질에서 리세스를 남겨두도록 마주하는 인접한 전도영역상의 절연물질에 불충분한 두께로 전기적 전도 레벨위에 절연물질을 제공하는 단계와, 상기 절연물질위에 평면화 매체를 인가하는 단게와, 리세스내의 평면화 매체를 남겨두고 절연물질의 상부 표면을 노출시키기 위해 평면화 매체를 에칭하는 단계와, 상기 전기적 전도레벨의 표면이 노출되도록 마스크로서 잔여 평면화 매체를 이용하여 절연물질을 비등방성으로 에칭하는 단계를 포함하며, 전기적 전도레벨이 적어도 2개의 이격된 전기적 전도영역을 갖고 있는, 전자소자의 일부를 형성하는 하부구조의 전기적 전도레벨상에 절연물질을 제공하는 방법에 있어서, 절연물질이 리세스내의 평면화 매체의 바닥 바로 아래까지 에칭되고 잔여 평면화 매체를 제거한다음 절연물질의 비교적 편평한 층으로 커버되는 전기적 전도영역 사이의 하부구조의 표면을 남겨두도록 절연물질의 에칭을 제어하는 단계와, 제 2 절연물질의 남아있는 비교적 편평한 층위에 다른 층을 침착시키는 단계를 포함하는 것을 특징으로 하는 하부구조의 전기적 전도 레벨상에 절연물질을 제공하는 방법.
- 제 1 항에 씨어서, 제 1절연물질층 및 그 다음의 제 2 절연물질층으로서 전기적 전도레벨위에 전도물질을 제공하는 단계와, 전기적 전도레벨의 표면이 노출되도록 마스크로서 잔여 평면화 매체를 이용하고 에칭정지층으로서 제 1 절연물질층을 이용하여 제 2 절연물질층을 비등방성으로 에칭하는 단계와, 리세스내의 평면화매체의 바닥 바로 아래까지 절연물질이 에칭되어 잔여 평면화 매체의 제거후에 비교적 편평한 층의 절연물질로 커버되는 전기적 전도레벨 사이의 하부구조의 표면을 남겨두도록 절연물질의 에칭을 제어하는 단계를 포함하는 것을 특징으로 하는 하부구조의 전기적 전도 레벨상에 절연물질을 제공하는 방법.
- 제 2 항에 있어서, 제 1 절연물질로서 실리콘 질화물을 이용하고 제 2 절연물질로서 실리콘 이산화물을 이용하는 단계를 포함하는 것을 특징으로 하는 하부구조의 전기적 전도레벨상에 절연물질을 제공하는 방법.
- 제 1 항, 2항, 또는 제 3 항에 있어서, 평면화 매체로서 감광성 레지스트를 이용하는 단계를 포함하는 것을 특징으로 하는 하부구조의 전기적 전도레벨상에 절연물질을 제공하는 방법.
- 제 1 항, 2항, 3항 또는 제 4 항에 있어서, 절연물질의 상부 표면을 노출시키기 위해 평면화 매체를 에칭하는데 플라즈마 에칭공정을 이용하는 단계와, 디스크로서 평면화 매체의 잔여부분을 이용하여 절연물질을 에칭하기 위해 플라즈마의 구성물을 변경시키는 것을 특징으로 하는 하부구조의 전기적 전도레벨상에 절연물질을 제공하는 방법.
- 선행항중 어느 한 항에 있어서, 제2절연물질의 남아있는 비교적 편평한 층위에 절연물질층으로서 다른 층을 침착시키는 단계를 포함하는 것을 특징으로 하는 하부구조의 전기적 전도레벨상에 절연물질을 제공하는 방법.
- 제 6 항에 있어서, 전기적 전도레벨의 표면을 노출시키기 위해 상기 다른 절연물질층을 에칭하는 단계와, 전기적 전도레벨과 상호 접속하는 다른 전기적 전도레벨을 형성하기 위해 전도성 물질을 침착시키는 단계를 포함하는 것을 특징으로 하는 하부구조의 전기적 전도레벨상에 절연물질을 제공하는 방법.
- 제 6 항에 있어서, 전기적 전도영역중 적어도 한 영역의 표면을 노출시키기 위해 상기 다른 절연물질층을 통해 비아(Via)를 한정하는 단계와, 전기적 전도레벨의 적어도 하나의 전도영역과 상호 접속하는 다른 전기적 전도레벨을 형성하기 위해 전도물질을 침착시키는 단계를 포함하는 것을 특징으로 하는 하부구조의 전기적 전도레벨상에 절연물질을 제공하는 방법.
- 선행항중 어느 한 항에 있어서, 전기적 전도레벨에 대해 알루미늄을 함유하는 전기적 전도레벨을 이용하는 단계를 포함하는 것을 특징으로 하는 하부구조의 전기적 전도레벨상에 절연물질을 제공하는 방법.
- 제 1 항에 내지 제 8 항중 어느 한 항에 있어서, 전기적 전도레벨에 대해 도핑된 다결정 실리콘을 이용하는 단계를 포함하는 것을 특징으로 하는 하부구조의 전기적 전도레벨상에 절연물질을 제공하는 방법.
- 선행항중 어느 한 항에 따른 방법을 이용할때마다의 전자소자를 제조하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8807579A GB2216336A (en) | 1988-03-30 | 1988-03-30 | Forming insulating layers on substrates |
NL8807579.1 | 1988-03-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR890015376A true KR890015376A (ko) | 1989-10-30 |
Family
ID=10634361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890003823A KR890015376A (ko) | 1988-03-30 | 1989-03-27 | 전자소자에 대한 전기적 접속방법 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4946550A (ko) |
EP (1) | EP0335459B1 (ko) |
JP (1) | JPH0210838A (ko) |
KR (1) | KR890015376A (ko) |
DE (1) | DE68923305T2 (ko) |
GB (1) | GB2216336A (ko) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US11621164B2 (en) * | 2020-09-08 | 2023-04-04 | Tokyo Electron Limited | Method for critical dimension (CD) trim of an organic pattern used for multi-patterning purposes |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1988
- 1988-03-30 GB GB8807579A patent/GB2216336A/en not_active Withdrawn
-
1989
- 1989-02-21 US US07/313,661 patent/US4946550A/en not_active Expired - Fee Related
- 1989-03-23 JP JP1071645A patent/JPH0210838A/ja active Pending
- 1989-03-24 EP EP89200752A patent/EP0335459B1/en not_active Expired - Lifetime
- 1989-03-24 DE DE68923305T patent/DE68923305T2/de not_active Expired - Fee Related
- 1989-03-27 KR KR1019890003823A patent/KR890015376A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
EP0335459B1 (en) | 1995-07-05 |
EP0335459A3 (en) | 1991-02-06 |
US4946550A (en) | 1990-08-07 |
GB2216336A (en) | 1989-10-04 |
DE68923305D1 (de) | 1995-08-10 |
JPH0210838A (ja) | 1990-01-16 |
GB8807579D0 (en) | 1988-05-05 |
DE68923305T2 (de) | 1996-03-07 |
EP0335459A2 (en) | 1989-10-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |