CN1142591C - 半导体器件、存储单元以及它们的制作工艺 - Google Patents

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Abstract

半导体器件包括一个静态随机存储单元的存储矩阵。与至少三种一般所见的SRAM单元相比，该SRAM单元采用一层半导体层形成。SRAM单元包括许多特点，它们使得器件尺寸可以缩小到非常小的尺寸(小于0.25微米，并且可能小到0.1微米或更小)。独特的工艺集成方案使得局部互连形成，其中每个局部互连交叉连接SRAM的反向器，并且在单个开孔中形成。字线的互连部分还横向偏离同一字线的硅部分，以便互连部分不影响位线连接。

Description

半导体器件、存储单元以及它们的制作工艺
本发明的领域
本发明一般与半导体器件相关，更具体地说与具有存储单元存储矩阵的半导体器件和它们的制作工艺有关。
本发明的背景
当器件尺寸不断缩小以及半导体器件内部互连元件的需求增加，就需要有一些可靠的，用于半导体器件中不同元件互连的先进系统。在许多例子中，这些局部互连可在栅电极和半导体衬底中源/漏区之间制作。制作这种连接时，在刻蚀厚绝缘层中延伸到栅电极和源/漏区的开孔时会有困难。与源/漏区相比，栅电极要刻更长的时间，因为栅电极一般处在比源/漏区更高的位置。
一些技术人员试图解决这个问题，包括采用刻蚀终止膜。更具体的说，在栅电极和衬底中掺杂区上形成一层等离子增强的氮化物膜。做上一层非常厚的氧化物膜并且平坦化。覆盖在栅电极上的等离子增强氮化物膜会在源/漏区上所有厚氧层刻蚀掉以前被全部刻蚀掉。这是会发生的，因为厚氧化层和等离子增强氮化物间的刻蚀选择性很差(一般小于8∶1)。
增加等离子增强氮化物厚度不是一个好的办法，因为刻蚀终止膜一般小于1000埃的厚度，并且增加的氮化物膜厚度会使得接下来的刻蚀终止膜的图形形成更加困难，增加等离子增强氮化物膜厚度将增加厚氧刻蚀后剩余膜厚的非均匀性。此外，每步去除等离子增强氮化硅的步骤会加重非均匀性，这会在最严重刻蚀薄弱点引起隔离损失，而这时源/漏区上的膜仍然没有被清除。增加等离子增强氮化物膜的厚度还增加了与器件中其它导体的电容偶合。
在解决这个问题的另一个方法中，一层薄二氧化硅膜可以位于一层被厚二氧化硅膜覆盖的氮化物刻蚀终止膜下面。此外，当刻蚀厚二氧化硅膜时，氮化物刻蚀终止膜会在厚氧膜图形形成时被刻蚀掉。在氮化物刻蚀终止膜刻蚀掉之后，二氧化硅刻蚀剂很快地将薄二氧化硅膜去除。
在另一个方法中，氮化硅膜，刻蚀终止多晶硅膜和磷硅玻璃膜依次形成。在磷硅玻璃中形成开孔，刻蚀终止多晶硅膜作为刻蚀终止膜。对结构进行高压水气氧化，将刻蚀终止多晶硅转变成热氧膜。刻蚀步骤一直进行到将开孔穿过热氧层和氮化物膜。高压水气氧化会引起不希望的其它地方的氧化，例如栅电极。
一个含有静态随机存储器(SRAM)存储单元的半导体器件当在存储节点和锁存晶体管间形成交叉连接时特别容易出现接触问题。参照图1，SRAM单元10包括一对传输管11和12，它们分别与位线(BL)和互补位线(BL)连接。晶体管11的另一端与n型锁存晶体管13和p型负载晶体管15的漏连接。传输晶体管12的另一端与n沟道锁存晶体管14和p沟道负载晶体管16的漏连接。如图1所示，锁存晶体管13和负载晶体管15的栅电极与晶体管14和16的漏连接。此外，晶体管14和16的栅电极还与晶体管13和15的漏连接。晶体管13和14的源与VSS电极连接，而晶体管15和16的源与VDD电极连接。传输晶体管11和12的栅电极是字线的一部分，并且它们之间相互电学连接。在这个具体SRAM单元10中，当要在SRAM单元中交叉连接反向器时会碰到困难。
附图的简述
本发明通过例子进行说明，并且不限于附图，其中相同的参考号表示相同的元件，并且其中：
图1包括一个六个晶体管SRAM单元的原理图(现有技术)；
图2包括一个在形成场隔离区之后SRAM单元的部分顶视图；
图3包括一个根据本发明的实施方法在隔离覆盖层上形成掩模层之后图2中存储单元的顶视图；
图4包括一个根据本发明的实施方法在去除导电部分上隔离覆盖层之后图3中存储单元的顶视图；
图5包括一个根据本发明的实施方法在去除导电部分之后图4中存储单元的顶视图；
图6-8包括在图5中所示导电部分的形成过程中存储单元部分的截面图；
图9包括一个在形成存储单元接触开孔之后存储单元的顶视图；
图10包括一个在存储单元第一层互连之后存储单元的顶视图；
图11包括一个在形成完整器件之后图10中存储单元的截面图。
本领域的技术人员知道，图中的元件为了简单及清楚起见是示意性的，并且也无需画成等比例尺寸。例如，图中一些元件的尺寸相对于其它元件而夸大，以利于提高对本发明实施方法的理解。
详细描述
一个半导体器件包括一个静态随机存储单元的存储矩阵。SRAM单元采用更接近于逻辑型器件(如微控制器，微处理器等)的工艺流程来制作。与在其它SRAM单元中所见的至少三层相比，该SRAM单元采用一种半导体(如硅，锗等)层。该SRAM单元包括许多特点，使得它的尺寸可以缩小到很小尺寸(小于0.25微米并且可能减小到0.1微米或更小)。独一无二的工艺集成方法能够进行局部互连，其中每个局部互连的交叉点与SRAM的反向器连接，并且形成在单个开孔中。其它的特点将在下面讨论。本发明通过下面的详细描述可以得到更好的理解。
图2包括一个具有存储矩阵的半导体器件的部分顶视图，其中作为存储矩阵一部分的SRAM单元做在半导体器件的衬底上。正象图中所示的一样，半导体器件的衬底包括单晶硅半导体圆片，绝缘层上半导体圆片或其它类型的用于制作半导体器件的圆片。在这个特定的实施方法中，半导体器件衬底包括一个单晶硅圆片和上面的外延层。半导体器件衬底的主表面是用于制作半导体元件(如晶体管等)的表面。
如图2所示，形成场隔离区20，以确定有源区22，24，26和28。场隔离区20通过传统的方法形成，更具体地说在本实施方法中采用浅槽隔离工艺形成。在场隔离区20形成之后，一系列的注入步骤形成阱区。有源区22和24掺为轻掺杂的P型硅，而有源区26和28掺为轻掺杂的N型硅。有源区22和24一般是P阱区一部分，而有源区26和28是N阱区的一部分。轻掺杂区，如阱区，掺杂浓度不超过大约每立方厘米1E18个原子。
栅介质层形成在有源区22，24，26和28上，但图2中没有画出。一层半导体层淀积在有源区22，24，26和28以及场隔离区20上。该半导体层厚度在大约1000-3000埃的范围内。
一层选择注入掩蔽层(如薄氧化层)形成在半导体层上，但没有画出。注入掩蔽层的厚度在50-200埃的范围内。掩模层(没有画出)然后形成在半导体层上，覆盖大部分的外围区域(存储矩阵外面)。存储矩阵内的半导体层被曝露。掺杂就在半导体层曝露的部分进行，然后将掩模和注入层去除。
一层绝缘覆盖层形成在半导体层上。该绝缘覆盖层一般具有与二氧化硅不同的刻蚀速率。然而，在一些特定的实施方法中，绝缘覆盖层可以是采用四乙硅酸盐(TEOS)形成的氧化层。绝缘覆盖层可以包括多层薄膜。绝缘覆盖层一般是氮化硅膜，并且其厚度在大约700-1500埃的范围内。
掩模层40随后覆盖在绝缘涂层44上，产生图形以形成开孔42，图3示出了其中一个。在存储矩阵中，绝缘覆盖层44的一些部分暴露出来。存储矩阵内的这些区域相应于半导体层将与锁存和负载晶体管的漏区(反向器的交叉连接)连接的部位。在存储矩阵的外面，除了制作输入保护晶体管的区域，所有的绝缘覆盖层44没有被掩模层40覆盖。刻蚀步骤将覆盖在半导体层上的绝缘覆盖层去除，因为这些区没有被掩模层40覆盖。掩模层40在刻蚀之后去除，并且一层抗反射层(没有画出)形成在绝缘覆盖层44上面和半导体层的暴露部分。抗反射层一般通过淀积氮化物，如富硅氮化硅来形成，并且其厚度在大约100-400埃的范围内。
掩模层(没有画出)形成在抗反射层上，并且形成图形。这里的抗反射层，绝缘覆盖层44，以及半导体层上没有被形成图形的掩模层覆盖的部分被去除，以形成包括半导体层的导电部分32，34和36。在形成图形之后，绝缘覆盖层具有与底下导电部分基本连接的边。
参照图4，导电部分32包括一个锁存晶体管的栅电极部分322，一个负载晶体管的栅电极部分326，以及互连部分325。正如这个例子中所用的一样，互连部分是位于场隔离区20上的导电部分，并且它们一般用来连接栅电极部分相互之间或与存储单元或器件的其它部分连接。导电部分34包括一个锁存晶体管的栅电极部分344，一个负载晶体管的栅电极部分348，以及互连部分345。导电部分36包括传输晶体管的栅电极部分362和364，以及互连部分365。导电部分36是存储矩阵位线的一部分。栅电极部分是它们各个晶体管的栅电极。
掩模层和抗反射层在导电部分32，34和36形成后去除。抗反射层采用干法工艺去除。保护层，如二氧化硅层，形成在导电部分上，并且其厚度在大约50-200埃的范围内。
然后进行N+和P+源/漏的掺杂。n型掺杂剂，包括磷，砷或类似材料用来对有源区22和24(如图2所见)的部分掺杂，形成N+掺杂区222，224，226，242，244和246，掺杂浓度至少是1E19个原子每立方厘米，如图4所示。p型掺杂剂，包括硼或类似材料用来对有源区26和28的部分掺杂，形成P+掺杂区264，268，284和288，掺杂浓度至少是1E19个原子每立方厘米。这些形成半导体器件的源，漏和源/漏区(电流载运电极)。要注意的是对于外围电路也进行同样的掺杂，其中n沟道晶体管接收n型掺杂，而p沟道晶体管接收p型掺杂。一般进行退火将杂质激活。在半导体器件的外围区域，半导体层掺杂为N+或P+，以形成n沟道和p沟道晶体管的栅电极。
间隔形成层(spacer formation layer)做在保护层和衬底其它部分上。一般来说，间隔形成层是一层氮化硅，其厚度在大约500-800埃的范围内。类似于绝缘覆盖层，间隔形成层可以采用TEOS形成的氧化层。其它材料也可用作间隔形成层。对间隔形成层进行各向异性刻蚀，以形成与导电部分紧挨的间隔(spacer)。
在工艺的这一步，要注意一些地方的形状。绝缘覆盖层44，保护层和侧墙间隔层(side wall spacer)的组合形成了一层复合绝缘层。复合绝缘层的形状与导电部分32，34和36的形状十分类似。复合绝缘层覆盖和侧向环绕导电部分32和34，而部分425和445则不覆盖。在图4中，导电部分32，34和36上绝缘覆盖层44的位置被示出，因为这是覆盖导电部分32，34和36的主要绝缘层。导电部分32和34的425和445部分没有被绝缘覆盖层44覆盖。组成复合绝缘层的其它层，包括侧墙间隔层没有画出顶视图，如图4，以简化版图的理解。
然后进行自对准硅化物(salicide)工艺，在导电部分32和34的425和445，以及掺杂区222，224，226，242，244，246，264，268，284和288上形成硅化物区。这个工艺步骤还在N+和P+掺杂区及存储矩阵外几乎所有外围区域中剩余半导体层上形成硅化物。外围区域内晶体管的栅电极形成硅化物，而不是输入保护电路。硅化物区包括硅化钛(TiSi2)，硅化钴(CoSi2)，硅化镍(NiSi)，硅化铅(Pd2Si)，硅化钽(TaSI2)，硅化钼(MoSi2)，硅化铂(PtSi)，以及类似硅化物。
包括多层绝缘膜的绝缘膜在导电部分32，34和36以及衬底的其它部分上形成。开孔穿过绝缘层，并且导电部分522，524，542，544，562，564，582和584如图5所示形成在开孔中。导电部分522和524是存储节点电学连接的单元内导电带(局部内置互连)。导电部分542，544，562和564是位线和VSS连接的接触引线压点。导电部分582和584是与四个不同存储单元漏区电学连接的单元间导电带(局部内置互连)，它们中的一个如图5所示，并且它们是VDD连接的接触引线压点。
绝缘层和导电部分的形成已经被用来制作采用与逻辑器件(如微处理器，微控制器以及类似器件)更接近的工艺程序形成的SRAM单元。重点部分与SRAM内部反向器的交叉互连相关。图6-8是如图5中通过切线6-6和8-8所见的存储单元部分的截面图。
图6包括半导体器件内存储单元的一部分，并且包括N阱区602和P阱区606。场隔离区20，P+掺杂区284和N+掺杂区244位于半导体衬底主表面附近，并且分别形成在阱区602和606中。导电部分32的部分425和导电部分34的互连部分345覆盖在场隔离区20上。硅化物区610覆盖在部分425，P+掺杂区284和N+掺杂区244，但是不覆盖互连部分345，如图6所示。覆盖互连部分345的是绝缘覆盖层44。与部分425和互连部分345相邻的是保护层616和绝缘间隔618。到这一步的工艺在前面已经讨论过。
在硅化物区610形成后，进行衬底处理，淀积绝缘层62，如图6所示，在这个具体的实施方法中它包括五层膜。在形成图5中所示的导电部分522和524时，合适的电学连接需要制作得不会损坏或者不良影响半导体器件的其它部分。参照图6，第一层绝缘薄膜620采用等离子氧化物淀积步骤形成，如采用四乙原硅酸盐(TEOS或Si(OC2H5)4)和氧(O2)。第一层膜的厚度小于大约500埃，更常用的厚度在大约150-400埃的范围内。
第二层绝缘薄膜622形成，它包括缓变的氮化硅膜(graded siliconnitride film)，并且厚度在大约500-1000埃的范围内。第二层绝缘膜形成的详细说明在这个特定的例子中后面进行讨论。如果可能，第一和第二层绝缘膜620和622的总共厚度不应超过1000埃。另外，第一和第二层绝缘膜620和622也可以由难熔金属氧化物，金属氮化物或低k介质薄膜的单层薄膜替代。正如该例子中所采用的一样，低k介质薄膜意味着薄膜具有比二氧化硅更低的介电常数，二氧化硅为3.9。
第三层绝缘膜624形成在第二层绝缘膜上，并且一般包括掺杂的氧化物。在一个具体的实施方法中，该薄膜可以采用TEOS，氧，三甲基硼酸盐(TMB)以及三甲基磷酸盐(TMPi)来形成硼硅玻璃。此外，也可以采用其它绝缘膜，如不掺杂的氧化膜或采用硅烷(SiH4)或磷烷(SiH6)形成的氧化膜。第三层绝缘膜624厚度大约1000埃，更一般淀积的厚度在大约5000-15000埃的范围内。
第三层绝缘膜624平坦化，并且被第四层绝缘膜626覆盖，它一般包括氧化物，并且其厚度在1000-4000埃的范围内。第五层绝缘膜是一层抗反射薄膜，它形成在第四层绝缘膜626上面。第五层绝缘膜628一般是富硅氮氧化硅，富硅氮化硅或类似材料。第四和第五层绝缘膜626和628是可选的。
第一，二，三，四和五绝缘膜要在不高于摄氏450度的温度下形成，以减少堆积的可能性或其它对硅化物区610的反面影响。然而，如采用快速热处理工艺形成这些薄膜，那么淀积的温度可以高于摄氏750度，因为淀积时间一般少于五分钟。第一，三和四绝缘膜采用传统的方法形成。
第二层绝缘膜622可以包括一层缓变的氮化硅膜，它可以采用四种不同的方式形成。一种实施方法采用“闪烁笔(flash PEN)”工艺形成第二层绝缘膜622。在这个工艺中，在工艺的开始采用传统的等离子增强氮化硅工艺。至少一种氮源气体(氮(N2)，氨气(NH3)，或类似气体)和一种半导体源气体(甲烷(SiH4)，乙烷(Si2H6)，氯化甲烷或乙烷，或其它类似气体)在淀积时流过。一般来说，甲烷，氮和氨气在工艺的开始时流过。
取代在同一时间或在氮源气体流过之前终止半导体源气流，在半导体源气体流过之前，将氮源气流终止。终止两种气流间的时间差一般在0.5-15秒的范围内，更一般的范围在1-7秒的范围内。在这个时间里，反应室中的氮源气体被消耗尽，而半导体源气体继续流过。这样导致第二层绝缘膜622具有缓变成分，它包括在接近第三层绝缘膜624的表面有更高的半导体(如硅)浓度。硅浓度的增加使得绝缘膜相对于第三层绝缘膜624来说具有更好的刻蚀选择性。
此外，第二层绝缘膜622在工艺开始时氮化硅淀积利用传统的参数采用快速热化学气相淀积形成。半导体源气体(如SiH4或类似气体)和氮源气体(如NH3或类似气体)以大约1∶8到1∶12的气流比率范围流过。类似于“闪烁笔”工艺，淀积的第一部分形成具有完全理想比率的氮化硅膜。然而，在临近淀积结束时，在减少或中断半导体源气体之前，氮源气流中断大约5-10秒的时间周期。尽管这个薄膜一般在比“闪烁笔”工艺要高的温度下形成，但是快速热工艺提供了一般具有更好电学特性的薄膜。
要注意的是本发明的实施方法不需要在中断半导体源气体之前中断所有的氮源气体。半导体源气流和氮源气流的比率在临近第二层绝缘膜622淀积结束时增加。所以，在半导体源气流中断之前，氮源气流可以减少，但不必中断。
在另一种方法中，缓变氮化硅膜可以采用传统的等离子增强氮化硅膜淀积形成。淀积之后，用硅，锗或类似的原子对传统的等离子增强氮化硅膜进行注入，以增加薄膜上表面附近的半导体含量。如果采用硅离子，加速的能量在5-50千电子伏特的范围内，而剂量至少为每平方厘米1E15个离子。
相反，半导体薄膜(如硅，锗，锗硅，或类似材料)可通过等离子增强化学气相淀积来淀积。该半导体薄膜用氮离子注入。另外，半导体薄膜还可以用氧，氩或碳进行注入，以增加其电阻率。离子以大约5-50千电子伏特的加速能量注入进半导体中，剂量至少为每平方厘米1E15个离子。
在另一种实施方法中，缓变的氮化硅膜可以由等离子增强氮化硅膜和氮化硅膜上半导体薄膜的组合来替代。半导体薄膜的厚度不超过100埃，一般不超过50埃。上一段描述的用离子注入来增加电阻率可选用。
在另一种实施方法中，缓变的氮化硅膜可以采用反应溅射工艺形成。在溅射淀积开始时，包括氮和氩的等离子导向硅靶。大多数淀积设计成淀积具有3∶4的硅∶氮比率的薄膜。在临近淀积结束时，等离子中氮∶氩比率减少，以增加上表面附近淀积薄膜中硅∶氮比率。在注入工艺或溅射淀积工艺之后，一般进行退火。
缓变的氮化硅膜可以由在整个薄膜中具有十分均匀组分的富半导体氮化物膜(如富硅氮化硅)来替代。这种薄膜通过传统的工艺形成。
第一和第二层绝缘膜620和622可以由单层难熔氧化金属(氧化钛(TiO2)，氧化钽(Ta2O5)或类似材料)或氮化金属(氮化铝(AlN)，氮化硅钽(TaxSiyNz)或类似材料)来取代。这些薄膜可以通过淀积金属或金属复合膜形成，然后在通常包括退火的氧环境，射频(RF)氧等离子或类似环境中对溅射的薄膜进行氧化。另外，难熔氧化金属可以通过在含氧的等离子中采用溅射难熔金属或难熔金属复合物来淀积。氮化金属膜可以采用在包含氮的等离子中溅射金属或金属化合物来形成。
氮化硅钽(TaxSiyNz)和氮化坦通过用包括氮的等离子反应溅射硅化坦或坦来形成。通过调整等离子中氮的含量，可以形成基于钽的绝缘膜。为了使氮化硅钽成为绝缘，氮的流量应进行调整，以使得薄膜中氮原子百分比至少是45原子％，通常要高于55原子％。薄膜中55原子％氮浓度相应于溅射腔中大约3∶1的氮氩气体比率。为了使氮化钽成为绝缘，氮氩气体比率要高很多，一般高于5∶1。对于氮化硅钽和氮化钽，当形成绝缘膜时采用与它们相应的导电膜相比更高的氮氩气体比率。
第五层绝缘膜628通过甲烷，氨(NH3)和氧化氮(N2O)的等离子反应来形成。尽管氮氧化硅膜从未有理想配比，但第五层绝缘膜相对于大多数传统的氮氧化硅膜来说具有更多的富硅。淀积时气体流量比率为3∶1到5∶1(SiH4∶N2O)，4∶1到6∶1(N2∶N2O)以及10∶1到14∶1(N2∶SiH4)。所有其它淀积参数均为传统值。
没有薄膜是绝对绝缘的，甚至传统绝缘膜，如薄膜620，624和626也不是。薄膜622和628一般是与传统绝缘膜相比具有相对高的硅含量的部分。尽管薄膜620，624和626与薄膜622和628相比更接近于完好绝缘体，但是薄膜622和628在这个例子中被认为是绝缘膜，因为与半导体相比，其特性更和绝缘体相关。采用绝缘层62，当VDD和VSS间电势差约为1.8伏特，并且存储单元处于大约摄氏125度的温度下时，在完成的半导体器件中，每个存储单元的漏电不超过大约10皮安。1.8伏电压差时的每个存储单元的漏电流在室温下(约22度)一般小于1皮安。对于本发明的一个实施方法，1.8伏电压差时存储单元的漏电流在室温下大约为0.1皮安。
然后一层形成图形的掩模层通过在绝缘层62的预先形成图形表面629上涂上一层光刻胶64来形成，将光刻胶层64的部分曝光，对光刻胶层64显影，以形成掩模层开孔。其中的一个如图6所示。掩模层开孔相应于导电部分522，524，542，544，562，564，582和584要形成的位置。
在单个刻蚀腔体内，在单个蒸发周期间进行包括许多工艺步骤的刻蚀程序。另外，刻蚀程序可以在多个蒸发周期间或多个刻蚀腔体内进行。五层绝缘膜620，622，624，626和628采用含氟气体刻蚀。然而，刻蚀等离子中实际含氟气体和其它气体在薄膜间交换。要注意的是，形成图形的掩模层仅仅是用来形成导电部分522，524，542，544，562，564，582和584开孔的掩模层。换句话说，双内置工艺程序不会用来形成导电部分522，524，542，544，562，564，582和584。
三氟甲烷(CHF3)和四氟化碳(CF4)的组合用来刻蚀第四和第五绝缘膜626和628。在刻蚀穿第五层膜628之后，气体化学改变，以便当刻蚀第四层绝缘膜626时变成CF4更贫乏。CHF3∶CF4比率在第五层绝缘膜628刻蚀时大约为1∶1，而在刻蚀第四层绝缘膜626时CHF3∶CF4比率约为10∶1。
第三层绝缘膜625的刻蚀很困难，因为膜厚沿着半导体器件变化。如图6所见，互连部分345以及绝缘覆盖层44上面的第三层绝缘膜624的部分最薄，覆盖掺杂区284和244的硅化物区610上的第三层绝缘膜624的另一部分要厚得多，而覆盖部分425的硅化物区610上的薄膜部分厚度中等。这三种不同厚度使得刻蚀困难。
第三层绝缘膜624在两步工艺期间刻蚀掉。第一步去除覆盖绝缘覆盖层44上的大部分第三绝缘膜624。第三层绝缘膜采用丁烷(C4F8)，氧化碳(CO)和CF4的组合刻蚀。C4F8∶CO∶CF4气体的比率大约1∶7∶2。刻蚀化学量在达到绝缘覆盖层44上的第二层绝缘膜622之前或刚刚之后发生变化。CF4气体中断，而C4F8和CO气体继续以完全一样的流量流动。
如果传统的氮化膜，如等离子增强氮化物，用来制作第二层绝缘膜622，大部分绝缘覆盖层44上的第二层绝缘膜622在刻蚀到覆盖掺杂区244和284的硅化物区610上的第二层绝缘膜622部分之前被去除。随后去除覆盖硅化物区610上第二绝缘膜622部分的刻蚀步骤将去除大量的绝缘覆盖层44，并会在互连部分345和硅化物区610间形成漏电通路，甚至电学短路。第三层绝缘膜624附近表面处于第二层绝缘膜622内较高的硅含量(对于缓变氮化物实施方法)使得在刻蚀第三层绝缘膜624时第二和第三层绝缘膜622和624间具有更好的刻蚀选择性。选择第二层绝缘膜622，及第三层绝缘膜624快刻蚀完时所采用的刻蚀化学量，使它们的组合具有的选择性(第三层绝缘膜624的刻蚀速于与第二层绝缘膜622的刻蚀速率比)至少为10∶1。
在第三层绝缘膜刻蚀之后，刻蚀化学量变为刻蚀第二层绝缘膜622的缓变氮化硅。在这个具体的实施方法中，氟烷(CH3F)和O2用来刻蚀第二层绝缘膜622。在这个具体的实施方法中，气体比率使得O2与CH3F比在2∶1到5∶1的范围内。在一个具体的实施方法中，比率大约为3∶1。这一步之后，刻蚀化学量又变为刻蚀第一层绝缘膜620，刻蚀化学量包括CO和C4F8，CO∶C4F8比率约为4∶1。用来刻蚀第二层绝缘膜622的射频(RF)功率大约是刻蚀绝缘膜62所有其它步骤时采用RF功率的百分之20-30。一种惰性气体，包括氩，氦或类似气体，可在刻蚀的任一步或所有步骤中采用。所有其它刻蚀参数是传统值。所有刻蚀步骤的特征都为反应离子刻蚀。刻蚀步骤形成开孔70，如图7所示。
在缓变氮化硅实施方法中，第三层绝缘膜624相对于包括缓变氮化硅的第二层绝缘膜622可以选择性地去除。第一层绝缘膜620一般为二氧化硅，以便第二层绝缘膜622可以去除，而不会刻掉太多(如果会的话)的绝缘覆盖层44。尽管图7没有画出，但第一和第二层绝缘膜622和620的部分可以位于开孔70中与侧墙相邻处。沿着绝缘侧墙618边缘的绝缘膜622和620不会在以后工艺中引起问题，因为每个存储单元的漏电是可以接收的。
正如前面所提到的，第一和第二层绝缘膜620和622可以用单层难熔氧化金属膜或氮化金属膜来代替。这些薄膜可采用包括惰性气体，如氩，氦，氪以及类似气体的溅射刻蚀工艺去除。由于淀积和刻蚀的非均匀性，较厚的膜一般要求更多过刻蚀，难熔氧化金属或氮化金属的厚度要薄，因为这步刻蚀工艺没有选择性。否则，这步的过刻蚀会去除太多的硅化物区610或绝缘覆盖层44。
本发明的实施方法包括在第一和第二层绝缘膜620和622中之一或两者中采用低K介电常数材料。许多低K介电常数的材料是有机(含碳)，并也可能包括氟。如果采用有机膜，主要利用氧去除，并且在刻蚀过程中，可能把氧作为唯一的有效刻蚀成分。
粘附/阻挡膜72和导电膜74在开孔中和绝缘层62上形成。粘附/阻挡层可以包括一层或多层，如钛，氮化钛组合，或类似材料。导电膜74包括钨，掺杂硅，铝，铜或类似材料。粘附/阻挡层72和导电层74一般采用溅射淀积，化学气相淀积或它们的组合形成。淀积之后，衬底进行抛光，去除位于开孔70处的薄膜72和74的部分。
互连部分524已经形成。要注意的是导电部分524是SRAM单元存储节点的一部分。在这个具体例子中，互连部分524将锁存晶体管的漏区与负载管的漏区连接，它与其它导电部分电学连接，其它导电部分包括同一SRAM单元的其它两个锁存和负载晶体管的栅电极。更具体地说，互连部分524将导电部分32的425部分与掺杂区244和284连接，但与导电部分34的互连部分345隔离。绝缘覆盖层44将345部分与互连部分524在垂直方向上隔离，并且侧墙618和保护层616将345部分与互连部分524在横向上电学隔离。
该工艺使得将存储单元中位于不同高度的导电区(425部分的掺杂区244或284)电学连接的导电部分524形成。导电部分524还将位于完全同一高度的两个导电区电学连接，同时保持与位于两者间或比两导电区更高的其它导电区(互连部分345)隔离。所有这些的实现，无需采用要求两张不同掩模版的双内置互连工艺流程。只要一层掩模层就可以形成开孔70。
其它导电部分522，542，544，562，564，582和584，都是导电填充，它们在同一工艺流程中形成。图8包括与导电部分522类似的结构。这种结构将掺杂区224和264以及445部分彼此连接。硅化物区610有助于减少接触电阻。在存储单元中，具有硅化物区610的导电部分32和34的部分仅是将覆盖导电部分522和524电学连接的部分。在另一个实施方法中，不需要存储单元中硅化物区610。导电部分522，524，542，544，562，564，582和584可直接与下面掺杂硅区或层接触。
通过淀积形成中间介质层(interlevel dielectric layer)90，并做出图形，以形成接触开孔，如图9所示在开孔中形成导电填充922，926，942，946，968和988。位于接触开孔外的下面导电部分在图9中采用虚线画出。在图9中间附近，用虚线画出的导电部分是一部分存储节点连接的导电部分。所以在这一层次上没有制作接触，因为它们是单元内连接，而不是单元间连接。接触开孔然后填满，形成类似于导电部分522，524，542，544，562，564，582和584的导电填充922，926，942，946，968和988。
图10中，在中间介质层90上形成绝缘层100，做出图形，以形成互连凹槽，并且将下面位于接触开孔942，944，962，964，982和984中的导电填充暴露出来。互连凹槽102填满，形成互连104，106和108，以及导电引线压点103和105。字线包括互连104和导电部分36。互连104与导电部分36相比，具有更低的电阻。这通过图10中底部附近用虚线画出。互连部分104一般将16，32，64和128每个存储单元进行电学连接(图9没有画出)。在存储单元中，互连104和导电部分36彼此间基本平行，但互连部分104没有覆盖导电部分36。此外，从顶部看，互连106位于互连104和导电部分36之间。互连106和108分别与VSS和VDD电极电学连接。导电引线压点103和105依次与存储单元的位线连接。
工艺继续形成完整的半导体器件，如图11所示，它是图8中同一位置的截面图。互连104，106和108包括连接凹槽102中粘附/阻挡膜1022和导电填充材料1024。另一层中间介质层110在互连104，106和108上形成。导电填充(没有画出)形成导电引线压点103和105(图11中没有画出)。淀积另一层绝缘层(没有画出)，并且做出图形，以形成位线要放置的互连凹槽。互连，包括位线互连112，做在互连凹槽中。互连112包括粘附/阻挡膜1122和导电填充材料1124。在存储矩阵中。位线互连是最上层连接，与将电源电极(VDD和VSS)和器件(如晶体管)电学连接的互连106和108相反。
钝化层114和芯片涂层116，如聚合物，在互连112上形成。制作与半导体器件的其它部分连接的其它电学连接，但没有画出。额外的中间介质层和互连如果需要的话可以制作。钝化层114和芯片涂层116在最上层的互连上形成。
描述的SRAM可以用于0.25微米工艺，并且可将尺寸缩得更小。从中间介质层90开始的SRAM单元工艺是传统的。导电填充材料1024和1124一般为铝或铜。当器件尺寸缩小，低K介质可用来制作中间介质层和确定互连凹槽的绝缘层。导电填充层对于非常小尺寸，快速SRAM单元来说用的是铜。
所述形成包括SRAM矩阵中的SRAM单元的半导体器件的工艺利用了几个不同的方面的优点。第一，存储单元用在单晶硅中制作的六个晶体管形成，它与四管，两管SRAM单元相比一般形成更稳定SRAM单元，并且与用薄膜负载晶体管制作的六管SRAM有更好的开态电流与关态电流比率。与四管，两管SRAM单元以及用薄膜负载晶体管制作的六管SRAM单元相比，该工艺使用较少的半导体层数。可以避免额外工艺步骤或增加额外多晶硅层的工艺复杂性。此外，该工艺使得一张掩模工艺程序就可以将制作存储节点连接的导电填充形成在包括不同高度处导电区多层结构上。
参照图7，导电部分524将掺杂区244和284上的硅化物区610和导电部分32的425部分电学连接。然而，导电部分524不把导电部分34的互连部分345电学连接。显然，本发明的实施方法不仅仅限于随机存储单元。同一类型的工艺可用来形成反向器，一系列反向器或半导体器件内其它逻辑元件。尽管掺杂区244和284有相反的导电类型，但其它实施方法可以形成连接同一导电类型掺杂区的类似结构。
SRAM单元有包括互连104和导电部分36的字线。在存储单元中，互连104没有直接覆盖导电部分36上。通过图10中所示互连104的放置，互连104可以有助于在位于同一水平的互连间形成更均匀的间距，由于一致接近效应(consistent proximity effects)，这使得图形制作更加容易。如果互连104放在存储单元中导电部分36上，那么互连104的放置还减少了位线的电学短路的可能性。换句话说，在这个实施方法中，扩大的工艺容限以更大的对准允许误差表现出来。
这个具体的实施方法含有导电部分硅化的部分，而其它部分没有。在存储单元中，只有与下面导电部分524和522接触的425和445部分分别被硅化。导电部分32和34的其它部分包括没有硅化的栅电极，因为未硅化物部分不会不良影响器件速度。存储单元中，导电部分36没有硅化物，或者其它金属。当读取SRAM单元中数据时，大部分延迟发生在存储矩阵的外围电路，如行和列译码器和读取放大器。这些外围电路被硅化，这使得它们以相对快的速度工作。所以，非硅化导电部分在现有的延迟上增加了大约0.1纳秒延迟。这个额外的十分之一纳秒相对来说不重要，因为读取时间一般有至少几个纳秒的持续。
尽管采用许多薄膜来形成绝缘层62，并且62层的刻蚀包括几个步骤，但工艺集成已经出现在一些实施方法中，其中掩模可以采用现有材料，而无需使用不了解的或有毒的还没有特性化的材料或工艺。在这样做时，将工艺集成到现有工艺线中，一般无需新的设备就可以完成。
另外本发明实施方法的另一个优点就是存储单元缩小到非常小的尺寸。在一个具体的实施方法中，单元应该能够以小于0.3微米的尺寸形成，并且可以缩小到0.1微米，可能更小。器件设计成VDD电势在约为1.8伏下工作，但VDD电势可以更高，或可以尽可能减少到0.9伏或更低。所以器件采用非常先进的设计规则。存储器件的某些部分，如栅电极，可以减小，以进一步提高器件速度。
尽管没有画出，其它注入用来调整阈值电压，以及减少沟道和电压穿通等等的可能性。轻掺杂漏(LDD)的额外注入可以进行。然而，在非常小尺寸和低电势时，由于沟道穿通所要求电压的减少或对这些区域掺杂(扩散)的控制，使得这些LDD区变得不需要，或不期望有。
在前面特定例子中，本发明已参照特定的实施方法进行了描述。然而，普通的本领域技术人员知道可以进行不同的调整和变化，而不离开如下面权利要求中阐述的本发明的范围。因此，说明和附图被认为是一种表示，而不是局限的意思，并且所有这样调整将包括在本发明的范围内。在权利要求中，方法加功能阐述，覆盖了这里所述的实现所引用功能的结构。方法加功能还覆盖了实现所引用功能的结构等效物和等效结构。

Claims (3)

1、一个半导体器件，其特征为：
一个具有主表面的衬底；
一个第一掺杂区(244)和一个第二掺杂区(284)，每个都位于衬底中主表面附近。
一个覆盖衬底主表面部分(345)的第一导电部分(34)，其中从顶部看下去：
部分(345)位于第一掺杂区(244)和第二掺杂区(284)之间；以及
其中第一导电部分包括一个栅电极部分(344，348)；
一个覆盖第一导电部分的第一绝缘层(44)，从顶部看下去，第一绝缘层(44)和第一导电部分(34)具有相似的形状；
一个具有第一开孔(70)的第二绝缘层(62)；
一个将第一掺杂区(244)与第二掺杂区(284)电学连接的第一互连(524)；其中
第一互连(524)延伸到第一导电部分(34)和第一绝缘层(44)上；
第一互连(524)是一个位于第二绝缘层(62)的第一开孔(70)内的内置互连；并且在第二绝缘层(62)的第一开孔(70)中，第一互连在垂直方向上通过第一绝缘层(44)与第一导电部分(34)电学隔离。
2、一个存储单元，其特征为：
一个衬底；
一个覆盖衬底部分的场隔离区(20)；
一个覆盖衬底不同部分的栅介质层；
一个覆盖场隔离区(20)和栅介质层的第一导电部分(34)，其中：
第一导电部分(34)包括互连部分(345)和第一栅电极部分(344，348)；以及
一个第一硅化物区(445)位于第一导电部分(34)的互连部分(345)上，但在第一导电部分(34)的栅电极部分(344，348)上没有硅化物；
一个覆盖场隔离区的第二导电部分(36)，其中该第二导电部分包括：
一个第二栅电极部分(362，364)，以及
邻近第二栅电极部分的第一互连部分(365)；
一个覆盖场隔离区的第三导电部分(32)，其中该第三导电部分包括：
一个第三栅电极部分(322，326)；以及
邻近第三栅电极部分的第二互连部分(325)。
3、一个半导体器件，其特征在于包括：
一个衬底；
一个位于衬底上的第一高度的第一导电区(288)；
一个位于邻近第一导电区(288)的第一高度的第三导电区(284)；
一个在第一导电区和第三导电区上的栅电极部分(348)；
一个位于比第一高度要高的第二高度的第二导电区(425)；
一个覆盖第一和第二导电区的第一绝缘膜(622)，其中第一绝缘膜(622)包括缓变氮化物，氮化金属，或低K介质；
一个覆盖第一绝缘膜(622)并具有至少1000埃厚度的第二绝缘膜，其中第二绝缘膜(624)与第一绝缘膜(622)相比，能以不同的速率去除；
一个穿过第一和第二导电区上第一和第二绝缘膜(622和624)的开孔；以及一个与至少第一和第二导电区中一个电学连接的互连(524)，其中互连(524)基本上填充开孔(70)。
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