CN1922731A - 半导体装置及其制造方法 - Google Patents

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Abstract

形成铁电电容器(1)之后，在形成成为焊盘的布线(15)之前，形成氧化铝膜(11)作为抑制氢和水分扩散的扩散抑制膜。此后，形成布线(15)，再在其上形成SOG膜(16)。然后在SOG膜16上形成氮化硅膜(17)。

Description

半导体装置及其制造方法
技术领域
本发明涉及适用于具备铁电电容器的非易失性存储器的半导体装置及其制造方法。
背景技术
在铁电存储器的上部设置有从外部连接布线等的焊盘，图6是表示现有的铁电存储器的结构的断面图。
在现有的铁电存储器中，晶体管(未图示)形成在硅基片(未图示)上，在这些晶体管的上方形成有层间绝缘膜52。在层间绝缘膜52上形成有具备下部电极51a、铁电膜51b和上部电极51c的铁电电容器51，在层间绝缘膜52上形成有覆盖铁电电容器51的层间绝缘膜53。在层间绝缘膜52和53上形成有一直通到晶体管等的孔，在该孔内形成有柱塞54。在层间绝缘膜53上也形成有一直通到上部电极51a和下部电极51c的孔，这些孔内和柱塞54上形成有布线55。形成覆盖布线55的氧化铝膜56之后，在氧化铝膜56上形成有层间绝缘膜57。在氧化铝膜56和层间绝缘膜57上形成一直通到布线55的孔，在该孔内形成有柱塞58。在层间绝缘膜57上形成有布线59，在层间绝缘膜57上形成有覆盖布线59的层间绝缘膜60。在层间绝缘膜60上形成一直通到布线59的孔，在该孔内形成有柱塞64。
并且，在层间绝缘膜60上形成有兼作焊盘的布线65，并形成有覆盖布线65的氧化硅膜66和氮化硅膜67。氧化硅膜66和氮化硅膜67的厚度分别是约100nm和350nm。在氧化硅膜66和氮化硅膜67上形成有使布线65的一部分露出来的焊盘开口部68，在氮化硅膜67上形成有聚酰亚胺膜70，用TEOS(tetraethylorthosilicate：原硅酸四乙酯)等来形成氧化硅膜66。
氮化硅膜67的厚度越厚，就越能够抑制来自外部的氢和水分的浸入，但是，在形成氮化硅膜67时，因为使用含有H的气体，所以如果把氮化硅膜67形成得厚，则在其形成时，对铁电膜51b产生坏影响的氢就会浸入到内部。在现有的铁电存储器内，考虑到这些情况而把氮化硅膜67的厚度设定为约350nm。
但是，把约100nm厚的氧化硅膜66和约350nm厚的氮化硅膜67组合起来，在使用过程中在氮化硅膜67上会产生裂纹，氢和水分有可能从那里浸入到内部。而且，一旦产生这样的浸入，就有可能诱发PTHS(压力、温度、湿度、应力)不良和/或单比特不良。作为这种裂纹产生的原因，列举了氮化硅膜67的平坦度低等。如果将氧化硅膜66形成得厚，就可能提高氮化硅膜67的平坦度。但是，若用TEOS来形成厚的氧化硅膜66，在后续的加热工序等时，氧化硅膜66中的水分恐怕就会大量地一直扩散到铁电电容器。
针对这种状况，在没有DRAM(Dynamic Random Access Memory：动态随机存储器)等的铁电电容器的半导体装置中，有使用厚的SOG(Spin OnGlass：旋涂式玻璃)膜作为构成盖膜的氧化硅膜的情况。
但是，SOG膜不能适用于铁电存储器，这是因为为了形成SOG膜需要在高温进行热处理，另外，在这种热处理时大量的氢和水分扩散。另外，SOG膜本身的吸湿性高，形成之后，SOG膜吸收到的水分恐怕以后一直会扩散到铁电电容器。
专利文献1：JP特开2001-36026号公报；
专利文献2：JP特开2001-15703号公报。
发明的公开
本发明的目的在于提供一种能够抑制来自上层和外部的对铁电电容器的恶劣影响的半导体装置及其制造方法。
本申请的发明人为了解决上述课题而反复潜心研究的结果，想到了以下所示的发明的各种形态。
本申请发明的半导体装置的特征在于具有铁电电容器、形成在所述铁电电容器上方的2个以上的布线层和形成在所述2个以上的布线层中处于最上方的2个布线层之间的实质上平坦的氧化铝膜。
本申请发明的半导体装置的制造方法中，在形成铁电电容器之后，在所述铁电电容器的上方形成2个以上的布线层。但是，在形成所述2个以上的布线层的工序之间，在所述2个以上的布线层中处于最上方的2个布线层之间形成实质上平坦的氧化铝膜。
附图的简单说明
图1是表示按照本发明的实施方式的方法制造的铁电存储器(半导体装置)的存储单元阵列的结构的电路图。
图2A至图2I是按工序顺序表示本发明的第一实施方式的铁电存储器的制造方法的断面图。
图3A至图3B是按工序顺序表示本发明的第二实施方式的铁电存储器的制造方法的断面图。
图4A至图4B是按工序顺序表示本发明的第三实施方式的铁电存储器的制造方法的断面图。
图5是表示本发明的第四实施方式的铁电存储器的制造方法的断面图。
图6是表示现有的铁电存储器的结构的断面图。
图7是表示Al布线的腐蚀的SEM照片。
图8是图7中的箭头A指示的部分的SEM照片。
图9是图7中的箭头B指示的部分的SEM照片。
用于实施发明的最佳方式
以下参照附图具体说明本发明的实施方式，图1是表示按照本发明的实施方式的方法制造的铁电存储器(半导体装置)的存储单元阵列的结构的电路图。
在该存储单元阵列中，设置有沿一个方向延伸的多条位线103、以及沿垂直于位线103延伸方向的方向延伸的多条字线104和板线105。要和这些位线103、字线104和板线105构成的格子匹配，本实施方式的铁电存储器的多个存储单元被配置为阵列状。各存储单元内设置有铁电电容器101和MOS晶体管102。
MOS晶体管102的栅极连接在字线104上。另外，MOS晶体管102的一方源·漏极连接在位线103上，另一方源·漏极连接在铁电电容器101的一方电极上。并且，铁电电容器101的另一方电极连接在板线105上。此外，各字线104和板线105由沿和它们延伸方向同一方向并排的多个MOS晶体管102所共享；同样，各位线103由沿和其延伸方向同一方向并排的多个MOS晶体管102所共享。有时把字线104和板线105延伸方向和位线103延伸方向分别叫做行方向和列方向。但是，位线103、字线104和板线105的配置并不限定于上述的那种排列。
在这样构成的铁电存储器的存储单元阵列中，依据被设置在铁电电容器101内的铁电膜的极化状态来存储数据。
下面来说明本发明的各种实施方式。但是，为方便起见，这里同时说明铁电存储器的各存储单元的断面结构及其制造方法。
(第一实施方式)
首先，说明本发明的第一实施方式的铁电存储器(半导体装置)的制造方法，图2A至图2I是按工序顺序表示本发明的实施方式的铁电存储器的制造方法的断面图。
在本实施方式中，首先在硅基片等半导体基片(未图示)上形成晶体管(未图示)；该晶体管相当于图1中的MOS晶体管102；然后，如图2A所示，在这些晶体管的上方形成层间绝缘膜2；接下来，在层间绝缘膜2上形成具备下部电极1a、铁电膜(例如：PZT(Pb(Zr，Ti)O3)膜)1b和上部电极1c的铁电电容器1。此后，在层间绝缘膜2上形成覆盖铁电电容器1的层间绝缘膜3。
接着，在层间绝缘膜2和3上形成一直通到晶体管等的孔，在该孔内形成柱塞4。然后，在层间绝缘膜3上形成一直通到上部电极1a和下部电极1c的孔，接着在这些孔内和柱塞4上形成布线5。
此后，形成覆盖布线5的氧化铝膜6，再在氧化铝膜6上形成层间绝缘膜7。接着，在氧化铝膜6和层间绝缘膜7上形成一直通到布线5的孔，在该孔内形成柱塞8；然后，在层间绝缘膜7上形成布线9。在层间绝缘膜7上形成覆盖布线9的层间绝缘膜10。
接下来，如图2B所示，在层间绝缘膜10上形成实质上平坦的氧化铝膜11，作为抑制氢和水分扩散的扩散抑制膜，氧化铝膜11的厚度取为例如约70nm。再在氧化铝膜11上形成层间绝缘膜12。
然后，如图2C所示，在层间绝缘膜10、氧化铝膜11和层间绝缘膜12上形成一直通到布线9的孔13。
接下来，如图2D所示，在孔13内形成柱塞14。
然后，如图2E所示，在层间绝缘膜12上形成与柱塞14相连接的布线15。此外，在形成氧化铝膜11之前，也可以进行CMP，来使层间绝缘膜12平坦。
接下来，如图2F所示，在整个面上形成涂敷型的SOG膜16。此后，在含有N的环境下对SOG膜16进行等离子体处理，其结果是，使SOG膜16的表面稍微氮化，降低其吸湿性。再在SOG膜16上形成氮化硅膜17，SOG膜16的厚度例如做成约350nm，氮化硅膜17的厚度例如做成350nm至500nm。由于涂敷型的SOG膜16的平坦度比较高，所以氮化硅膜17的平坦度也就较高，从而在氮化硅膜17上难以产生裂纹。
接着，如图2G所示，在SOG膜16和氮化硅膜17上形成使布线15的一部分露出来的焊盘开口部18，布线15的露出来的部分就成为焊盘。
然后，如图2H所示，在焊盘开口部18的侧壁部上形成氮化硅膜19，用氮化硅膜19盖住SOG膜16的侧部。
接下来，如图2I所示，以不覆盖焊盘开口部18的方式，在氮化硅膜17上形成聚酰亚胺膜20。
按照这样的第一实施方式，由于在兼作焊盘的布线15的上方形成有涂敷型的SOG膜16，所以能够提高形成在其上的氮化硅膜17的平坦度。其结果是，能够抑制氮化硅膜17产生裂纹。另外，若仅仅形成SOG膜16，则随着SOG膜16的形成会产生水分等的扩散，但是在本实施方式中，由于形成有氧化铝膜11，所以能够抑制水分等向铁电电容器1扩散。
(第二实施方式)
下面，说明本发明的第二实施方式。图3A至图3B是按工序顺序表示本发明的第二实施方式的铁电存储器的制造方法的断面图。
在本实施方式中，首先如图3A所示，与第一实施方式一样，进行直到布线15的形成为止的工序。然后，采用例如等离子体CVD法在整个面上形成TEOS膜21，TEOS膜21的厚度例如取为1300nm至2000nm；接下来，通过CMP(Chemical Mechanical Polishing：化学机械抛光)使TEOS膜21平坦化。例如以布线15的表面为基准，平坦化后的TEOS膜21的厚度取为350nm至500nm。此后，在含有N的环境下对TEOS膜21进行等离子体处理，其结果是，使TEOS膜21的表面稍微氮化，降低其吸湿性。再在TEOS膜21上形成氧化硅膜22，并且，在氧化硅膜22上形成氮化硅膜17，氮化硅膜17的厚度例如取为350nm至500nm。
接着，如图3B所示，形成焊盘开口部18，接着与第一实施方式一样，进行氮化硅膜19形成以后的工序。
在这样的第二实施方式中，虽然形成有TEOS膜21而不是SOG膜16，但是能够得到与第一实施方式同样的效果。
(第三实施方式)
下面，说明本发明的第三实施方式。图4A至图4B是按工序顺序表示本发明的第三实施方式的铁电存储器的制造方法的断面图。
在本实施方式中，首先，如图4A所示，与第一实施方式一样，进行直到布线15的形成为止的工序；然后，对布线15进行N2退火处理，该N2退火处理的条件例如取为：温度350℃、N2的流速201/分、时间30分钟。接着在整个面上形成覆盖布线15的氧化铝膜31。
接着，如图4B所示，形成氧化硅膜16，氧化硅膜16的厚度例如取为约350nm，接着，与第一实施方式一样，进行氮化硅膜17形成以后的工序。
在这样的第三实施方式中，由于在氧化硅膜16的正下方形成有氧化铝膜31，所以能够更进一步抑制氢和水分从外部向铁电膜1b的扩散。另外，由于在氧化铝膜31形成之前对布线15在含有氮的环境中实施退火处理，所以能够抑制氧化铝膜31的局部剥离，还能够抑制随这种剥离而产生的氢和水分的浸入。
(第四实施方式)
下面，说明本发明的第四实施方式。图5是表示本发明的第五实施方式的铁电存储器的制造方法的断面图。
在本实施方式中，氧化铝膜形成在处于铁电电容器1的上方的多个布线层中最下层布线5和其上的布线9之间的层间绝缘膜内，即，相对于第一实施方式中形成层间绝缘膜7，在本实施方式中，如图5所示，按顺序形成层间绝缘膜7a、氧化铝膜41和层间绝缘膜7b。其他工序与第一实施方式同样进行。
在这样的第四实施方式中，由于在铁电电容器1附近形成有氧化铝膜41，所以即使例如水分等从外部浸入进来，在到达铁电膜1b之前也能够抑制其扩散。
此外，也可以把第一至第四实施方式的任意两种以上实施方式组合起来。
另外，也可以省略氮化硅膜19的形成。
下面，说明本申请的发明人进行的试验的结果。
(第一试验)
在第一试验中，将三种试样各制作10个，观察王水的渗入情况。然后，一直进行到形成聚酰亚胺膜为止，完成铁电存储器之后，在硫酸中浸渍约30秒钟，将聚酰亚胺膜剥离掉。并且将各试样在王水中浸渍约1分钟，评价渗入产生情况，其结果与条件一起示于下述的表1中。在这三种试样中，使覆盖焊盘的氧化硅膜和氮化硅膜的形成条件以及厚度不同，同时，仅在实施例1形成了焊盘下的氧化铝膜。
表1
  氧化硅膜的厚度(nm)   氮化硅膜的厚度(nm)   渗入产生数   备注
 实施例1   350   500   0/10   无腐蚀
 比较例1   100   350   8/10   布线有腐蚀
 比较例2   100   500   8/10   布线有腐蚀
此外，在实施例1中，作为氧化硅膜，形成1600nm的覆盖布线(焊盘)的TEOS膜之后，通过CMP进行研磨，直到厚度为350nm为止。即，实施例1是参照第二实施方式的例子。另一方面，在比较例1和2中，使用TEOS来形成100nm厚的氧化硅膜。再把比较例1的试样浸渍在硫酸中，进行SEM(Scanning Electron Microscope：扫描电子显微镜)观察的结果，如图7所示，在Al布线上存在腐蚀的部分(箭头所指的部分)。另外，本申请的发明人拍摄了图7的箭头A和B所指的部分的SEM照片，图8是图7中的箭头A所指的部分的SEM照片，图9是图7中的箭头B所指的部分的SEM照片。如图8和图9所示，在氮化硅膜中产生了裂纹(用圆围起来的区域内)。
(第二试验)
在第二试验中，将两种试样各制作20个，进行PTHS耐受性的评价，其结果示于表2。实施例2是参照第二实施方式的例子，比较例3相当于从第二实施方式中除掉了焊盘下的氧化铝膜的例子。
表2
  72小时后的不良数   168小时后的不良数   336小时后的不良数
 实施例2   0/20   0/20   0/20
 比较例3   12/19   11/20   未测定
产业上的可利用性
如以上的详述，按照本发明，由于在处于最上方的两个布线层之间形成有氧化铝膜，所以能够抑制来自上层和外部的对铁电电容器的恶劣影响。例如，能够抑制来自外部的水分的浸入。另外，即使用水分容易扩散的材料形成覆盖处于最上方的布线层的盖膜，也能够抑制达到铁电电容器的扩散。因此，也可以形成由原来回避使用的、能够得到高平坦度的、水分易扩散的材料构成的膜，来作为盖膜。所以也可以抑制盖膜出现裂纹。

Claims (19)

1.一种半导体装置，其特征在于，具有：铁电电容器；形成在所述铁电电容器上方的2个以上的布线层；在所述2个以上的布线层中处于最上方的2个布线层之间形成的实质上平坦的氧化铝膜。
2.根据权利要求1所述的半导体装置，其特征在于，具有：
氧化硅膜，其对所述2个以上的布线层中处于最上方的1个布线层进行覆盖；
氮化硅膜，其形成在所述氧化硅膜上。
3.根据权利要求2所述的半导体装置，其特征在于，在所述氧化硅膜和氮化硅膜上形成有露出所述处于最上方的1个布线层的一部分的焊盘开口部。
4.根据权利要求3所述的半导体装置，其特征在于，具有形成在所述焊盘开口部的侧壁部并覆盖所述氧化硅膜的端部的第二氮化硅膜。
5.根据权利要求2所述的半导体装置，其特征在于，所述氧化硅膜是SOG膜。
6.根据权利要求2所述的半导体装置，其特征在于，所述氧化硅膜是实施了平坦化处理的TEOS膜。
7.根据权利要求2所述的半导体装置，其特征在于，具有直接覆盖所述处于最上方的1个布线层并形成在所述氧化硅膜之下的第二氧化铝膜。
8.根据权利要求1所述的半导体装置，其特征在于，具有在所述2个以上的布线层中处于最下方的1个布线层与所述铁电电容器之间形成的第三氧化铝膜。
9.根据权利要求1所述的半导体装置，其特征在于，所述铁电电容器具备含有Pb、Zr、Ti和O的铁电膜。
10.一种半导体装置的制造方法，其特征在于，具有形成铁电电容器的工序和在所述铁电电容器的上方形成2个以上的布线层的工序，
在形成所述2个以上的布线层的工序的期间，具有在所述2个以上的布线层中处于最上方的2个布线层之间形成实质上平坦的氧化铝膜的工序。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，具有：
形成对所述2个以上的布线层中处于最上方的1个布线层进行覆盖的氧化硅膜的工序；
在所述氧化硅膜上形成氮化硅膜的工序。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，具有在所述氧化硅膜和氮化硅膜上形成将所述处于最上方的1个布线层的一部分露出的焊盘开口部的工序。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，具有在所述焊盘开口部的侧壁部形成覆盖所述氧化硅膜的端部的第二氮化硅膜的工序。
14.根据权利要求11所述的半导体装置的制造方法，其特征在于，形成SOG膜作为所述氧化硅膜。
15.根据权利要求11所述的半导体装置的制造方法，其特征在于，形成所述氧化硅膜的工序具有形成TEOS膜的工序和对所述TEOS膜实施平坦化处理的工序。
16.根据权利要求11所述的半导体装置的制造方法，其特征在于，在形成所述2个以上的布线层的工序和形成所述氧化硅膜的工序之间具有：
在含有氮的环境中对所述2个以上的布线层中处于最上方的1个布线层实施退火处理的工序；
形成直接覆盖所述处于最上方的1个布线层的第二氧化铝膜的工序。
17.根据权利要求10所述的半导体装置的制造方法，其特征在于，在形成所述铁电电容器的工序和形成所述2个以上的布线层的工序之间，具有在所述2个以上的布线层中处于最下方的1个布线层和所述铁电电容器之间形成第三氧化铝膜的工序。
18.根据权利要求14所述的半导体装置的制造方法，其特征在于，在形成所述SOG膜的工序之后，具有在含有氮的环境中对所述SOG膜实施等离子体处理的工序。
19.根据权利要求10所述的半导体装置的制造方法，其特征在于，形成所述铁电电容器的工序具有形成含有Pb、Zr、Ti和O的铁电膜的工序。
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