CN1201252A - 电容器及其生产工艺 - Google Patents
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Abstract
一种电容器,它是通过在下电极外周边之内的下电极的一个区域上形成铁电体层,该铁电体层在铁电体层的侧面由绝缘材料覆盖的状态下变成电容部分,然后在铁电体层上形成上电极而产生的。
Description
本发明涉及用作大规模集成电路(LSI)的电容器、尤其是用作存储器的电容器的介质电容器,以及生产这种介质电容器的工艺。
目前,在通过利用诸如PZT(PbZrxTi1-xO3)、SrBi2Ta2O9或类似的铁电体作为其电容绝缘层的电容器集成而获得铁电非易失存储器方面,人们正进行研究开发并提出各种建议。其一个实例为包括一个晶体管和一个电容器的存储单元,该实例被描述于日本专利申请公开No.275792/1994中。参考图7对此存储单元加以解释。在存储单元中,在硅基片701上形成(1)包括源、漏和栅的MOS(金属氧化物半导体)晶体管及(2)电容器(利用绝缘层712与晶体管隔离并绝缘),它包括上电极708、下电极706和置于两电极之间的铁电体707;在隔离上述两元件(1)和(2)的绝缘层712中形成与源区、漏区、下电极和上电极相通的接触孔710a、710b、710c和710d;在这些接触孔中填入至少一层金属;而布线金属层711a、711b和711c与填入接触孔中的金属相接触。
在图7中,702a和702b代表源和漏区;703代表场氧化层;704代表栅氧化层;705代表栅电极;而709a和709b各代表阻挡金属层。711a和711b各代表金属布线。
此外,在日本专利申请公开No.110110/1993中公开了如图8中所示的结构,其中构成电容器的铁电体807置于形成于硅基片的槽中,在那里设置有晶体管的源和漏层804(包括高浓度掺杂剂的扩散层)。
在图8中,801代表P型硅基片;802代表LOCOS隔离层;803和804为源和漏区;805代表栅电极;806代表用于层绝缘的绝缘层;808代表上电极;809代表用于层绝缘的绝缘层;而810a和810b分别为铝布线。
此外,在日本专利申请No.161854/1995中公开了一种存储单元,其中电容器设置在薄层晶体管的反向沟道(back channel)中,而电容器的极化特性通过弱电流转换极性。该存储器如图9所示形成。就是说,在形成于硅基片901上的场氧化层902上形成多晶硅层903;在其上形成氧化硅层904;然后,在氧化硅层904上形成槽;在槽中填入铁电体(如PZT)905;在铁电体905上通过氧化硅层906形成具有作为源和漏区的扩散层的薄层晶体管。在薄层晶体管的铁电体和有源层之间形成的氧化硅层,用于控制铁电体(尤其是PZT层)和硅层之间界面出现的电平差。
在图9中,907a和907c代表源和漏;907b代表沟道区;908代表栅氧化层;909代表栅多晶硅;910代表接触孔;而911代表位线。
在用于传统的LSI的如上述存储单元的电容器的生产中,存在以下问题。
第一个问题是在形成用于层绝缘的绝缘层时出现铁电体的质量降低。例如,在日本专利申请公开No.275792/1994中所述的铁电存储单元中,在氧化硅层712(用于层绝缘的绝缘层)的形成过程中,在下电极上形成的电容的铁电体暴露于用来形成层712的气氛中。当利用CVD由硅烷形成氧化硅层712时,此气氛为包括高浓度氢气的还原气氛;因而,当铁电体由氧化物制成时,其表面被还原而变质。
当形成的氧化硅层包含大量的水时出现了第二个问题。当含硼或含磷的氧化硅层[如BPSG(硼磷硅酸盐(borophoshosilicate)玻璃)层、BSG(硼硅酸盐borosilicate玻璃)层或PSG(磷硅酸盐(phosposilicate)玻璃)层]或臭氧-TEOS(原硅酸四乙酯)层(此层在低温中形成)形成以覆盖电容器时,在一些情况下,氧化硅层包含大量的水,这会破坏电容器的漏电流特性和绝缘特性。
第三个问题是出现高度差及步骤增多。例如,当铁电体元件如图7(日本专利申请公开No.27592/1994)所示形成于场氧化层703时,由于形成了低电极706、介电层707等,在最外层712上出现的高度差很大,使得在用于制孔的曝光中很难一次聚焦。这样,必须对每种不同的高度进行聚焦和曝光以形成各个接触孔,导致步骤增加。在此情况下,当形成用于层绝缘的绝缘层以根椐电容器上部分绝缘层的厚度形成平面表面时,视其位置不同,绝缘层的厚度太大,它可使一些接触孔的深度太大,且难于在那些孔中填入布线金属。
第四个问题为当铁电体和硅直接相触时出现的问题,如图8(日本专利申请公开No.110110/1993)和图9(日本专利申请No.161854/1995)的结构所示;就是说,在形成铁电体层的加热步骤时,铁电金属和硅易于相互反应的问题,以及当进行加热步骤时,硅易于氧化且由此在铁电体和硅层之间易于形成氧化硅层的问题。一般地说,铁电体具有比氧化硅层大得多的介电常数。因而,当在铁电体层和硅层之间形成氧化硅层时,形成其中电极间顺序放置大介电常数的电介质和小介电常数的电介质的结构;当向此结构施加电压时,电压分布使得高压加于小介电常数的电介质。换句话说,电压施于在和铁电体和硅之间形成的氧化硅层,其结果是,铁电体无法显示所希望的极化特性。
第五个问题为上电极和下电极间形成短路的问题,按照利用弱活性金属(如Pt或Au)作为电极的传统工艺,它也许在生产包括上电极、下电极和置于两极之间的铁电体的电容器时发生。生产电容器的工艺按电路设计方面大体分成以下三种过程。第一种过程为包括依次以此顺序形成下电极层、铁电体层和上电极,然后利用掩模按照上电极层至下电极层的顺序进行蚀刻、以便形成所要的形状的过程。第二种过程为两步过程,它包括形成下电极层、将该层处理成所要的形状,然后由此以此顺序形成铁电体层和上电极层,并将此两层处理成所要的形状。第三种过程为两步过程,它包括形成下电极层和铁电体层,将它们处理成所要的形状,然后形成上电极层,并将该层处理成所要的形状。在第一和第二种过程中,在上电极之下的铁电体层被蚀刻后,对下电极进行等离子体蚀刻。在此时,当下电极由非活性金属制成时,金属表面被等离子体中的加速离子撞击;溅射金属原子附着在已成形的铁电体层的侧面,由此,也可能形成侧壁层。当由非活性金属制成的侧壁层生长至该层连接上电极和下电极的程度时,形成了短路且无法获得所要的电容器特性。在第三种过程中,由于曝光期间的错误定位,上电极和下电极之间也可能出现短路。就是说,当在成形后的下电极和成形后的铁电体层上面形成上电极层,且对得到的材料进行曝光和蚀刻时,用于曝光的掩膜的尺寸比成形的下电极和成形的铁电体层的尺寸小,使得下电极和上电极之间接触区可被蚀刻。这时,如果在曝光中做了错误定位,下电极和上电极层之间的接触区的一部分被抗蚀刻材料覆盖而保持未被蚀刻,则它引起短路。通过加上电极的尺寸与铁电体及下电极的尺寸之间的差别,可达到精确的定位。然而,为达高集成度,必须使电容器的尺寸较小,这反过来不可能保证有足够的面积来实现使上述上电极的尺寸与铁电体及下电极的尺寸之间有大的差别。
本发明的一个目的在于提供生产用于LSI器件等的电容器的工艺,它可有效地防止上电极和下电极之间发生的短路,且即使当电极由低活性的金属材料制成时也能确保所需的电容特性,且能以小尺寸生产这种电容器。
本发明的另一目的在于提供生产用于LSI器件等的电容器的工艺,它可有效地防止(1)在形成用于覆盖电容器的绝缘层时的铁电体层的质量恶化和(2)由于在形成的绝缘层中留有水而引起的电容量下降。
本发明的另一目的在于提供生产电容器的工艺,此工艺可防止生产电容器本身所要求的步骤数目的增加,也防止生产包括电容器的LSI器件等的电容器部分所要求的步骤数目的增加。
按照本发明,提供有生产包括上电极、下电极和置于上电极和下电极之间的由铁电体制成的电容器部分的电容器的工艺,至少电极之中的一个具有单层或多层结构,该结构由不与氧反应的金属,或即使被氧化成氧化物时仍具有导电性,或导电金属氧化物制成,此工艺包括:
形成下电极,
在下电极上形成具有比所述铁电体的介电常数小的介电常数的绝缘层,然后去掉绝缘膜上下电极的外周边内的绝缘层部分,以便在所述绝缘膜上形成开孔,以便够到下电极,
在开孔中形成由铁电体制成的电容部分,和
在电容部分形成上电极。
在本发明的生产工艺中,当已形成上电极时,下电极的上表面由铁电体层和绝缘层覆盖,由此可以可靠地防止下电极和上电极之间的短路。
还有,当通过本发明在集成电路中制造电容器时,由于用于隔离电容器和其他元件的层绝缘的绝缘层,在形成铁电体层之前形成,还有,构成电容部分的铁电体层的侧面覆盖有绝缘层,可避免有害的影响,比如,当用于层绝缘的绝缘层在形成铁电体层之前形成时,出现的铁电体层的恶化。
因而,用于绝缘层的材料和用于生产层的工艺均可有很大的选择范围。附带说说,由于下电极由金属制成,不会形成SiO2,当在所述金属的地方使用硅时、所述SiO2会出现在铁电体层和下电极间的界面,并变成寄生电容元件。
当使用旋涂在下电极上形成SOG层的绝缘层时,绝缘层可具有平的表面,而无需采用如抛光等的平面化操作。还有,通过对绝缘层进行低温干燥,而接着在含氧气氛中进行热处理以从绝缘层中去除水,就有可能不仅防止由于在绝缘层中留有水而引起的铁电体层的质量恶化,也可以获得更高密度的绝缘层。还有,当形成BPSG、PSB、BSG层等绝缘层时,绝缘层的表面可通过热处理而变成平面。再有,当通过CVD形成氧化硅层的绝缘层时,绝缘层可快速地形成,它使利用低熔点材料形成在下电极之下的各层成为可能。
通过在绝缘层(在下电极上形成的)上和同时在开孔(在绝缘层内形成的、以便得到下电极)内依次以此次序形成铁电体层和上电极层,并接着去除绝缘层上不需要的铁电体层和上电极的部分,就有可能减少曝光次数。当允许绝缘层的表面和上电极的表面具有同样的高度时,化学机械抛光可用于上述去除不需要的部分的过程,而在抛光后可容易地获得平面表面。利用抛光处理,得到的电容器可向LSI器件等提供更高的可靠性。附带说说,可方便地使其中铁电体层在表面具有孔洞且上电极置于孔洞中的电容器表面成为平面。
当绝缘层上的不需要的部分通过化学机械抛光去除时,也有可能避免离子对铁电体层的有害影响,如同利用等离子体时可以见到的情况。还有,由于通过化学机械抛光的表面平面化可在低温下进行,所以,下电极和其他元件(它可以是在电容器之下形成的)均可由低熔点材料制成。
在本工艺中,铁电体层、上电极层和氧化硅层有可能以此次序在绝缘层(形成于下电极上)上,同时在开孔(形成于绝缘层内以便得到下电极)内形成,然后绝缘层的表面被制成平面,并进行蚀刻,直至暴露出绝缘层。在这种情况下,蚀刻后可进行热处理以减少蚀刻过程中对铁电体层的有害影响。通过在上述的氧化硅层的形成中利用旋涂,可容易地获得平的表面,而不必进行任何表面平面化操作。就是说,通过使用旋涂玻璃(SOG)溶液的旋涂,在上电极层上形成SOG层的氧化硅层,得到的氧化硅层在绝缘层上开孔的孔洞中厚,而在其他区域薄,且具有平的表面。在此状态下,通过对氧化硅层的整个表面进行深蚀刻,直至暴露出绝缘层的上表面,不需的绝缘层上的铁电体层和上电极的部分被去除,而可在包括下电极上的开孔的空间内形成电容部分和上电极。此时,当对SOG层的蚀刻速度显著地大于对下层的蚀刻速度、并且无法获得所要的蚀刻速度时,可通过在氧气中对形成的SOG层退火而调节蚀刻速度,以提高层的密度。
图1和图2分别显示了本发明的电容器的实施例的剖视图。
图3至图6分别显示了本发明的电容器的生产工艺的实施例。
图7至图9分别显示了传统技术的电容器的剖视图。
参照附图对本发明加以描述。图1为显示本发明的电容器的结构的剖视图。此电容器的结构包括:绝缘层的基底101、下电极102、绝缘层105、铁电体层103和上电极104,其中102、105、103和104形成于基底101或在其上方形成。这样确定铁电体层103的厚度、使得铁电体层103的上表面比绝缘层105的上表面低。还有,上电极与铁电体层103的上表面在上电极的一个区域内相接触,该区域在铁电体层103的外周边之内。
上电极104和下电极102由金属(如Pt或Au)制成,即使在高温下对于氧它也是弱活性的,并且它可用作电极;或由在氧化时在铁电体层103和电极102或104之间的界面形成导电金属氧化物、并可用作电极的金属(如Ru)制成;或由导电的金属氧化物制成。图1显示了两电极由此材料制成的情况,然而,至少两电极之一可由此材料制成,视要生产的电容器的结构而定。还有,各电极可以用单层结构或多层结构的形式形成。
如图2中所示,本发明的电容器可具有部分上电极204填充于在铁电体层203的上部分中形成的孔洞中的结构,或上电极204它全填入孔洞中的结构。图2中,201表示绝缘层的基底;202表示下电极;203表示铁电体层;204表示上电极;而205表示绝缘层。
还有如图6中所示,本电容器可具有铁电体层的上表面和上电极的上表面与绝缘层的上表面齐平的结构。在图6中,601表示硅基片;602表示LOCOS隔离层;603a和603b表示作为源和漏区的扩散层;604表示栅氧化层;605表示栅电极;606表示用于层绝缘的第一绝缘层;607表示下电极;608表示用于层绝缘的第二绝缘层;609表示电容部分;610表示上电极;611表示用于层绝缘的第三绝缘层;612a和612b表示沟通晶体管层的接触孔;613a和613b分别表示沟通电容器的接触孔;而614a、614b和614c分别表示电极布线。
通过采用上述结构,铁电体层的上表面必定被上电极104覆盖,即使是在形成上电极的步骤中用于暴光的掩膜错误定位;结果是,可防止有效电容区的减小。
具有图2所示结构的电容器可通过,例如,图3中所示的工艺生产。首先,由Pt、RuO2或类似材料制成的下电极层在绝缘层(例如氧化硅层)上形成50-30nm的厚度。该厚度最好考虑所要求的下电极电阻和由该厚度引起的电平差而确定。通过光刻技术和溅射蚀刻处理下电极层,获得下电极302(图3(a))。然后,在绝缘层301的和下电极302的表面形成厚度为200-600nm的氧化硅层。在此层的形成中,可利用如CVD、旋涂等等方法。当利用CVD方法时,可快速形成氧化硅层,这就有可能在下电极302的下层材料中使用低熔点材料。在利用旋涂方法时,氧化硅层可被形成为具有平表面的层。当以BPSG、PSG或BSG层的形式形成氧化硅层时,所述层可通过热处理而很容易地具有平的表面。当使用这种BPSG、PSG或BSG层时,人们希望在800℃或更高、但不损害所要求的氧化硅层特性的温度,进行表面平面化热处理。
当形成的氧化硅层为难以通过热处理而具有平的表面的层时,所述表面可通过化学机械抛光(CMP)制成平面。在图3的情况下,氧化硅层用作形成的绝绝层,以便与铁电体层的侧面相接触。此绝缘层由具有比铁电体层小的介电常数的电介质制成,以便使铁电体层可展示电容器的电容部分所要求的功能。构成绝缘层的电介质可以是,比如,氧化硅或氮化硅。
接着,对氧化硅层进行湿蚀刻或干蚀刻以便在其中形成在下电极外周边之内的开孔306(图3(b))。开孔的尺寸可考虑下电极的尺寸和所施蚀刻的精度而定;在电容器形成于存储单元的情况下,所述尺寸为,比如,0.1-4μm(宽),这是存储器单元所必需的尺寸。接着去掉氧化硅层上的铁电体层的一部分,以便在开孔中形成由铁电体制成的电容部分304(图3(c))。铁电体层可通过溅射、CVD、溶液-凝胶(sol-gel)法等等方法形成,而由PZT(PbZrxTi1-xO3)、SrBi2Ta2O9等等材料制成的铁电体层可以有50-400nm的厚度。在形成铁电体层中所采用的温度可根据层形成的方法、层的材料等适当确定,通过溅射形成PZT层合适的温度为550-650℃。形成铁电体层后,当需要通过处理而有效地改善层特性、例如提高极化性能等时,可采用在氧气中的退火处理。
当已形成铁电体层时,铁电体层在氧化硅层303上,且在暴露于开孔306的上电极302的区域上。通过,比如说,CMP进行抛光,直至暴露了氧化硅层303的表面,可获得图3(c)中所示的结构。当铁电体层具有相当平的表面时,可采用通过等离子体干蚀刻或离子研磨的方法对整个表面蚀刻,来代替通过CPM的抛光,由此铁电体层的不必要的部分被去掉。当利用CMP时,必须进行如去掉抛光溶液、清洗抛光残余物等等的后处理。利用等离子体干蚀刻或离子研磨可免去这种后处理。然而,当所使用的等离子体对铁电体层产生有害的影响时,最好使用如CMP等的非等离子体处理。
接着,形成比如说,50-300nm厚度的上电极金属层,然后按照通常的方法处理,以形成上电极305,由此可获得电容器(图3(d))。在获得上电极305的上述处理中,可使用,比如,利用氯气的干蚀刻。
铁电体层和上电极层可以此顺序连续形成,并随后处理。此方案提供了简化的处理,就是说,曝光的次数可以减少一次。例如,如图4(a)和4(b)中所示,按照图3所述的相同的过程来进行形成具有开孔406的绝缘层403的步骤。然后,依次形成铁电体层404a和上电极405a(图4(c))。在图4中,401表示绝缘层的基底;402表示下电极;而406表示开孔。
铁电体层404a和上电极层的厚度可与图3中所述相同。然后,通过光刻技术和干蚀刻处理这两层,形成电容部分404b(由铁电体制成)和上电极405b(图4(d))。从氧化硅层403的表面伸出的、距离为A的部分,有必要通过CPM等等方法去掉,以便把得到的电容器的上表面平面化。
也可采用以下方法。当已获得图4(c)的材料时,在上电极层405a上形成氧化硅层;依次地,氧化硅层的表面有必要被平面化;接着,氧化硅层的整个表面被深蚀刻,直至暴露出绝缘层403;此后,进行热处理以减轻铁电体层中的缺陷(假设它在由等离子体深蚀刻时出现)--当铁电体层由SrBi2Ta2O9制成时,热处理的温度为,比如,大约80℃;由此,形成了电容部分和上电极。按照形成氧化硅层然后深蚀刻的此方法,从绝缘层伸出的距离为A的铁电体层和上电极部分(参见图(d))被去掉(降低)或消除,而不减小绝缘层的厚度,并有效地获得具有平的表面的电容器。同时,可减轻或防止在电容器生产中的电容器特性的恶化。
还有,形成于上电极层的氧化硅层可为通过旋涂形成的平面SOG层,或其表面已通过热处理而平面化的含硼或硫的氧化硅层。在此表面平面化中,可采用化学械机抛光(CMP)。
下面参考实施例来具体地描述本发明。
实施例1
参考图5对本发明的第一实施例加以描述。首先,通过溅射在氧化硅层的基底501上形成Pt下电极层。采用借助于光致抗蚀剂掩模的离子研磨以形成图案,获得下电极502(图5(a))。然后,利用CVD方法形成300nm厚的氧化硅层。在其上如图5(b)所示,通过利用光致抗蚀剂掩模的干蚀刻,形成具有2μm×2μm方形截面的开孔(平行于下电极的上表面的截面),以获得作为用于层绝缘的绝缘层的氧化硅层503。此氧化硅层可以是氮化硅层。
随后,通过溅射形成100nm厚的SrBi2Ta2O9铁电体层,而它在氧化硅层503上的不必要的部分被去掉以获得由铁电体层制成的电容部分504(图5(c))。上述溅射利用RF溅射进行,但是也可通过利用金属靶的DC溅射进行。在这种情况下,可有效利用氧气/Ar或Xe混合气体作为用于溅射等离子体生成的气体。铁电体层的形成可通过CVD或MOD(sol-gel)方法进行。然后,通过CMP进行表面抛光,把氧化硅层上的铁电体层去掉,仅在开孔处留下铁电体层。接着,通过溅射形成150nm厚的Pt上电极层,在这之后利用光致抗蚀剂掩模进行蚀刻,以获得上电极505(图5(d))。
接下来,形成厚度为400nm的作为用于层绝缘的第二绝缘层,随后形成分别到达上电极和下电极的接触孔507a和507b。形成Ti/TiN层,随后形成由AlSiCu等材料制成的Al基布线层,并处理该布线层以获得金属布线508a和508b,从而制成电容器。
实施例2
参考图6对本发明的第二实例加以描述。首先,如图6(a)所示,通过LOCOS工艺在硅基片601上形成用于隔离元件的绝缘层602。绝缘层602的厚度可以在约300至500nm的范围内选定,此处使用了400nm。接着,如图6(b)所示,在元件区,形成其栅电极605由多晶硅制成的MOS晶体管。栅的长度为0.6μm。采用砷离子注入和热处理相结合的方法形成扩散层(源和漏)。如图6(c)中所示,通过CVD形成厚度为500nm的作为用于层绝缘的第一绝缘层606的氧化硅层。然后,通过溅射形成150nm的PT下电极(它以后会成为电容器的下电极607)。在这种情况下,可在PT下电极层下形成10-50nm厚的Ti层,以作为PT下电极层和氧化硅层之间的粘接层。PT下电极层通过利用光致抗蚀剂掩模的研磨,或通过RIE蚀刻处理,以形成下电极607(图6(d))。依次地,形成作为用于层绝缘的第二绝缘层608(图6(e))。在此SOG层形成中,旋涂原料溶液,而后在大约200-300℃的低温下烘烤,随后在含氧气氛中于600-800℃进行热处理,以获得高密度层。
在下电极607上SOG层的所要的部分,通过利用光致抗蚀剂掩模的蚀刻,形成具有0.3μm×0.3μm方形截面的开孔(平行于下电极的上表面的截面)。然后,通过溅射形成150nm的PT下电极(它以后会成为电容器的下电极609),随后通过在含氧气氛中于600℃的热处理,提高层质量。随后,形成150nm度的Pt上电极层(它以后会成为上电极610)。该Pt上电极层经过化学机械抛光,以暴露出第二绝缘层608的表面,而铁电体层609和上电极610保留在开孔中(图6(g))。上电极610可由即使被氧化为氧化物也可导电的金属(如Ru)制成。如图6(h)中所示,形成厚度为400的覆盖电容器的臭氧-原硅酸四乙酯(TEOS)绝缘层611,随后形成接触孔612a、612b、613a和613b。在其上形成AlSiCu层。最后,如图6(i)所示,进行利用光致抗蚀剂掩模的蚀刻,以形成金属布线614a、614b和614c,由此获得具有MOS晶体管和电容器的集成电路。
在本发明的电容器中,在形成上电极时,在下电极上的铁电体层在侧面已覆盖有绝缘层;因而,即使在形成上电极的步骤中发生用于曝光的掩模的错误定位,上电极和下电极之间也不发生短路。还有,当上电极以比电容部分的上表面大的尺寸形成时,即使在形成上电极的步骤中发生用于曝光的掩模的错误定位,也可防止有效电容面积的减小。还有,当已形成本发明的电容器时,已形成绝缘层,甚至覆盖了电容器的上表面,就不必象在绝缘层之前形成电容部分的情况中那样,在具有高度差的状态下形成绝缘层;因而,甚至在必须以小间距设置大量的电容器的大规模集成电路中,也可形成本发明的电容器。还有,在本发明的电容器中,有可能有效地减小铁电体层侧面周围的绝缘层中的水含量,由此防止由水含量导致的问题。
Claims (20)
1.一种生产电容器的工艺,所述电容器包括上电极、下电极和置于上电极和下电极之间的由铁电体制成的电容部分,至少具有单层或多层结构的所述电极中的一个由对氧具有弱活性的金属、或即使被氧化变为氧化物时也具有导电性的金属,或导电的金属氧化物制成,其特征在于所述工艺包括:
形成下电极;
在下电极上形成具有比所述铁电体小的介电常数的绝缘层,然后去掉下电极外周边内的绝缘层部分,在所述绝缘膜上形成开孔,以便够到下电极;
在所述开孔中形成由铁电体制成的电容部分,以及
在电容部分上形成上电极。
2.权利要求1的工艺,其特征在于包括在绝缘层上和形成于绝缘层上的开孔中形成铁电体层,以便够到下电极,然后去掉绝缘层上铁电体层的不必要的部分,以便在下电极上的开孔中形成由铁电体制成的电容部分。
3.权利要求1的工艺,其特征在于所述绝缘层为通过在含氧气本或在惰性气体中对氧化硅层热处理以去除层中的水而获得的含磷或硼的氧化硅层。
4.权利要求1的工艺,其特征在于包括在绝缘层上和形成于绝缘层上以便够到下电极的开孔中以此顺序形成铁电体层和上电极层,并且接着去掉绝缘层上的铁电体层和上电极层的不必要的部分,以便在包括下电极上的所述开孔的空间内,以此顺序形成由铁电体制成的电容部分和上电极。
5.权利要求4的工艺,其特征在于包括在绝缘层上和形成于绝缘层上以便够到下电极的开孔中以此顺序形成铁电体层和上电极层,还在上电极层上形成氧化硅层,对整个氧化硅层表面进行深蚀刻,直至暴露出绝缘层,然后,对所得到的材料进行热处理。
6.权利要求1的工艺,其特征在于所述电容部分的上表面低于所述绝缘层的上表面。
7.权利要求1的工艺,其特征在于所述电容部分的上表面和所述上电极的上表面相互平齐。
8.一种电容器,它包括上电极、下电极和置于上电极和下电极之间的由铁电体制成的电容部分,至少具有单层或多层结构的所述电极中的一个由对氧具有弱活性的金属、或即使被氧化变为氧化物时也具有导电性的金属、或导电的金属氧化物制成,其特征在于:
所述电容部分是在下电极外周边内、下电极上的一个区域形成的,所述电容部分的侧面被具有比构成电容部分的铁电体的介电常数小的介电常数的绝缘层覆盖,并且,所述电容部分的上表面与在上电极外周边之内的上电极的一个区域相接触。
9.按照权利要求8的电容器,其特征在于所述电容部分的上表面比所述绝缘层的上表面低。
10.按照权利要求8的电容器,其特征在于所述电容部分的上表面与所述上电极的上表面相平齐。
11.按照权利要求8的电容器,其特征在于所述绝缘层由氧化硅或氮化硅制成。
12.按照权利要求8的电容器,其特征在于所述上电极或下电极由Pt、Au或Ru制成。
13.按照权利要求8的电容器,其特征在于所述铁电体层由PbZrxTi1-xO3或SrBi2Ta2O9制成。
14.一种电容器,它包括上电极、下电极和置于上电极和下电极之间的由铁电体制成的电容部分,至少具有单层或多层结构的所述电极中的一个由对氧具有弱活性的金属、或即使被氧化变为氧化物时也具有导电性的金属、或导电的金属氧化物制成,其特征在于:
所述电容部分是在下电极外周边内、下电极上的一个区域形成的,所述电容部分的侧面被具有比构成电容部分的铁电体的介电常数小的介电常数的绝缘层覆盖,并且,所述上电极部分地或整个地设置在形成于所述电容部分的上部的空洞中。
15.按照权利要求14的电容器,其特征在于所述电容部分的上表面比所述绝缘层的上表面低。
16.按照权利要求14的电容器,其特征在于电容部分的上表面与所述上电极的上表面相平齐。
17.按照权利要求14的电容器,其特征在于所述电容部分的上表面与所述上电极的外周边内所述上电极的一个区域相接触。
18.按照权利要求14至17的电容器,其特征在于所述绝缘层由氧化硅或氮化硅制成。
19.按照权利要求14的电容器,其特征在于所述上电极或下电极由Pt、Au或Ru制成。
20.按照权利要求14的电容器,其特征在于所述铁电体层由PbZrxTi1-xO3或SrBi2Ta2O9制成。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13545597A JP3201468B2 (ja) | 1997-05-26 | 1997-05-26 | 容量素子及びその製造方法 |
JP135455/97 | 1997-05-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1201252A true CN1201252A (zh) | 1998-12-09 |
Family
ID=15152120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN98109514.3A Pending CN1201252A (zh) | 1997-05-26 | 1998-05-25 | 电容器及其生产工艺 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6081417A (zh) |
JP (1) | JP3201468B2 (zh) |
CN (1) | CN1201252A (zh) |
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