JP2884917B2 - 薄膜キャパシタおよび集積回路 - Google Patents
薄膜キャパシタおよび集積回路Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路用の薄膜
キャパシタに関する。
キャパシタに関する。
【０００２】
【従来の技術】従来、半導体集積回路用の薄膜キャパシ
タは、ポリシリコンを電極とするシリコン酸化膜および
シリコン窒化膜の積層構造からなり、ダイナミックラン
ダムアクセスメモリにおいて、トランジスタおよびビッ
ト線を形成後に容量部を形成する技術としては、例えば
１９８８年インターナショナル・エレクトロンデバイセ
ズ・ミーティング・ダイジェスト・オブ・テクニカル・
ペイパーズ（Ｉｎｔｅｒ−ｎａｔｉｏｎａｌ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｄｉｇｅ
ｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， １
９８８）の５９２〜５９５頁に記載されている。
タは、ポリシリコンを電極とするシリコン酸化膜および
シリコン窒化膜の積層構造からなり、ダイナミックラン
ダムアクセスメモリにおいて、トランジスタおよびビッ
ト線を形成後に容量部を形成する技術としては、例えば
１９８８年インターナショナル・エレクトロンデバイセ
ズ・ミーティング・ダイジェスト・オブ・テクニカル・
ペイパーズ（Ｉｎｔｅｒ−ｎａｔｉｏｎａｌ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｄｉｇｅ
ｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， １
９８８）の５９２〜５９５頁に記載されている。
【０００３】
【発明が解決しようとする課題】上述の従来の薄膜キャ
パシタでは、近年の集積回路のより一層の高集積化に対
応した容量部の面積の縮小に限界がある。したがって、
薄膜キャパシタの誘電体部の薄膜化と高誘電率化、およ
び立体構造化によって容量部の面積を実効的に縮小しな
ければならない。従来の容量を形成する誘電体はシリコ
ン酸化膜やシリコン窒化膜でありこれらの誘電率はたか
だか７程度であるため、要求される容量を達成するため
にはシリコン酸化膜換算で１０ｎｍ以下という極めて薄
い膜厚が求められる。一方、こうのような薄い膜厚では
許容されるリーク電流以下の電流−電圧特性を有する誘
電体薄膜を実現するのは非常に困難であり、立体構造を
用いて実効的に電極面積を増加させる方法を用いても、
下部電極端で誘電体膜が薄くなることや電界が集中する
ことにより、リーク電流の増大が生じる。したがって、
例えば室温で３００近い誘電率を有する（Ｂａ，Ｓｒ）
ＴｉＯ3 や、さらに大きな誘電率を有する（Ｂａ，Ｓ
ｒ）ＴｉＯ3 やＰｂ（Ｚｒ，Ｔｉ）Ｏ3 やＰｂ（Ｍｇ，
Ｎｂ）Ｏ3 やＰｂ（Ｍｇ，Ｗ）Ｏ3 に代表される高誘電
率の誘電体を容量形成部に用いることで、要求される容
量をシリコン酸化膜などの場合と比べてより厚い膜厚で
実現する方法が考えられるが、この場合も所定の形状に
加工された下部電極での高誘電率膜の膜厚の減少や電界
集中によるリーク電流の増加は避けられない。
パシタでは、近年の集積回路のより一層の高集積化に対
応した容量部の面積の縮小に限界がある。したがって、
薄膜キャパシタの誘電体部の薄膜化と高誘電率化、およ
び立体構造化によって容量部の面積を実効的に縮小しな
ければならない。従来の容量を形成する誘電体はシリコ
ン酸化膜やシリコン窒化膜でありこれらの誘電率はたか
だか７程度であるため、要求される容量を達成するため
にはシリコン酸化膜換算で１０ｎｍ以下という極めて薄
い膜厚が求められる。一方、こうのような薄い膜厚では
許容されるリーク電流以下の電流−電圧特性を有する誘
電体薄膜を実現するのは非常に困難であり、立体構造を
用いて実効的に電極面積を増加させる方法を用いても、
下部電極端で誘電体膜が薄くなることや電界が集中する
ことにより、リーク電流の増大が生じる。したがって、
例えば室温で３００近い誘電率を有する（Ｂａ，Ｓｒ）
ＴｉＯ3 や、さらに大きな誘電率を有する（Ｂａ，Ｓ
ｒ）ＴｉＯ3 やＰｂ（Ｚｒ，Ｔｉ）Ｏ3 やＰｂ（Ｍｇ，
Ｎｂ）Ｏ3 やＰｂ（Ｍｇ，Ｗ）Ｏ3 に代表される高誘電
率の誘電体を容量形成部に用いることで、要求される容
量をシリコン酸化膜などの場合と比べてより厚い膜厚で
実現する方法が考えられるが、この場合も所定の形状に
加工された下部電極での高誘電率膜の膜厚の減少や電界
集中によるリーク電流の増加は避けられない。
【０００４】また、高誘電率膜を容量形成部に用いる場
合、下部電極にＰｔとＴａ、あるいはＰｔとＴｉの積層
膜を用いるとＳｉの拡散を止め低誘電率層の形成を抑制
し実効的にも高い誘電率を得ることができるが、下部電
極を所望の形状に加工後に高誘電率膜を形成したり酸素
雰囲気中で熱処理を行なうと下部電極側壁からの酸化が
生じる。さらにキャパシタの面積が小さい場合、下部電
極の酸化による抵抗値の増加が問題となる。
合、下部電極にＰｔとＴａ、あるいはＰｔとＴｉの積層
膜を用いるとＳｉの拡散を止め低誘電率層の形成を抑制
し実効的にも高い誘電率を得ることができるが、下部電
極を所望の形状に加工後に高誘電率膜を形成したり酸素
雰囲気中で熱処理を行なうと下部電極側壁からの酸化が
生じる。さらにキャパシタの面積が小さい場合、下部電
極の酸化による抵抗値の増加が問題となる。
【０００５】さらに、高誘電率膜を容量形成部に用いた
薄膜キャパシタを１つの基板上に２つ以上集積する場
合、高誘電率膜が所定の形状に加工された下部電極以外
の領域にも存在していると、隣合う２つのキャパシタ間
の距離が小さくなるに従って該キャパシタ間のカップリ
ング容量が大きくなり、回路が誤動作を起こしてしま
う。
薄膜キャパシタを１つの基板上に２つ以上集積する場
合、高誘電率膜が所定の形状に加工された下部電極以外
の領域にも存在していると、隣合う２つのキャパシタ間
の距離が小さくなるに従って該キャパシタ間のカップリ
ング容量が大きくなり、回路が誤動作を起こしてしま
う。
【０００６】
【課題を解決するための手段】 上記目的を達成するた
め、本発明 による薄膜キャパシタは所望の形状に加工さ
れた下部電極および高誘電率の誘電体の外周側面が誘電
体の表面が露出するように層間絶縁膜でおおわれた構造
となっていて、層間絶縁膜が下部電極の酸化による抵抗
率の増加を防ぐためにシリコン窒化膜から成ることを特
徴としている。
め、本発明 による薄膜キャパシタは所望の形状に加工さ
れた下部電極および高誘電率の誘電体の外周側面が誘電
体の表面が露出するように層間絶縁膜でおおわれた構造
となっていて、層間絶縁膜が下部電極の酸化による抵抗
率の増加を防ぐためにシリコン窒化膜から成ることを特
徴としている。
【０００７】また、本発明による薄膜キャパシタ集積回
路は、隣合う２つの薄膜キャパシタ間が少なくとも１つ
以上の低誘電率の層間絶縁膜によって分離されているこ
とを特徴としている。
路は、隣合う２つの薄膜キャパシタ間が少なくとも１つ
以上の低誘電率の層間絶縁膜によって分離されているこ
とを特徴としている。
【０００８】
【作用】シリコン窒化膜から成る層間絶縁膜を下部電極
または誘電体または上部電極の側面に残して電極の酸化
による抵抗値の増加を抑えると同時に電極側面及び電極
端でのリーク電流の増加を抑える。また、２つの薄膜キ
ャパシタ間を低誘電率層により分離することによりカッ
プリング容量の増加を抑える。
または誘電体または上部電極の側面に残して電極の酸化
による抵抗値の増加を抑えると同時に電極側面及び電極
端でのリーク電流の増加を抑える。また、２つの薄膜キ
ャパシタ間を低誘電率層により分離することによりカッ
プリング容量の増加を抑える。
【０００９】
【実施例】以下本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は薄膜キャパシタの断面図の一例であ
る。１０１はシリコン（１００）基板、１０２は下部電
極のＰｔ（５０ｎｍ）／Ｔａ（５０ｎｍ）積層膜、１０
３は高誘電率膜の（Ｂａ，Ｓｒ）ＴｉＯ3 （１００ｎ
ｍ）、１０４は上部電極のＴｉＮ（５０ｎｍ）、１０５
はＳｉ3 Ｎ4 である。まず、下部電極のＰｔ／Ｔａ積層
膜をＤＣマグネトロンスパッタ法により基板温度は室温
で成膜した。ＨＢｒを用いた低圧ＥＣＲエッチング法に
より下部電極を所望の形状に加工した後、Ｓｉ3Ｎ4 膜
をシランとアンモニアを原料としたプラズマＣＶＤ法に
より下部電極の凹凸を象って成膜した。しかるのちにＣ
Ｆ4 を用いた異方性エッチングにより下部電極の側壁の
みにＳｉ3 Ｎ4 が残るようにエッチングした。つづいて
高誘電率膜の（Ｂａ，Ｓｒ）ＴｉＯ3 はイオンビームス
パッタ法により基板温度４００℃、ビーム電圧１０００
Ｖ、ビーム電流４０ｍＡで成膜し、上部電極のＴｉＮは
スパッタガス中にＮ2 を混合した反応性ＤＣスパッタ法
により作製した。
る。１０１はシリコン（１００）基板、１０２は下部電
極のＰｔ（５０ｎｍ）／Ｔａ（５０ｎｍ）積層膜、１０
３は高誘電率膜の（Ｂａ，Ｓｒ）ＴｉＯ3 （１００ｎ
ｍ）、１０４は上部電極のＴｉＮ（５０ｎｍ）、１０５
はＳｉ3 Ｎ4 である。まず、下部電極のＰｔ／Ｔａ積層
膜をＤＣマグネトロンスパッタ法により基板温度は室温
で成膜した。ＨＢｒを用いた低圧ＥＣＲエッチング法に
より下部電極を所望の形状に加工した後、Ｓｉ3Ｎ4 膜
をシランとアンモニアを原料としたプラズマＣＶＤ法に
より下部電極の凹凸を象って成膜した。しかるのちにＣ
Ｆ4 を用いた異方性エッチングにより下部電極の側壁の
みにＳｉ3 Ｎ4 が残るようにエッチングした。つづいて
高誘電率膜の（Ｂａ，Ｓｒ）ＴｉＯ3 はイオンビームス
パッタ法により基板温度４００℃、ビーム電圧１０００
Ｖ、ビーム電流４０ｍＡで成膜し、上部電極のＴｉＮは
スパッタガス中にＮ2 を混合した反応性ＤＣスパッタ法
により作製した。
【００１１】従来は１０５の側壁をＳｉＯ2 を主成分と
する酸化物薄膜としていた。この場合、ＳｉＯ2 成膜時
あるいは高誘電率膜成膜時に下部電極が側壁から酸化さ
れて抵抗値が増加し、１ＭＨｚの高周波において容量値
が減少したり、設計した通りの電極面積が得られなかっ
たりした。本発明ではこれをＳｉ3 Ｎ4 膜にすることで
下部電極（この場合は特にＴａ）の側壁からの酸化を抑
制することができ、１０ＨＭｚまでの測定においてほぼ
一定の容量値を示す良好な周波数特性が得られ、リーク
電流も５Ｖ印加時１０-8Ａ／ＣＭ2 以下の良好な電流電
圧特性が得られた。
する酸化物薄膜としていた。この場合、ＳｉＯ2 成膜時
あるいは高誘電率膜成膜時に下部電極が側壁から酸化さ
れて抵抗値が増加し、１ＭＨｚの高周波において容量値
が減少したり、設計した通りの電極面積が得られなかっ
たりした。本発明ではこれをＳｉ3 Ｎ4 膜にすることで
下部電極（この場合は特にＴａ）の側壁からの酸化を抑
制することができ、１０ＨＭｚまでの測定においてほぼ
一定の容量値を示す良好な周波数特性が得られ、リーク
電流も５Ｖ印加時１０-8Ａ／ＣＭ2 以下の良好な電流電
圧特性が得られた。
【００１２】なお、Ｓｉ3 Ｎ4 膜は下部電極Ｐｔ／Ｔａ
の側壁にのみ残す必要はなく、図２に示すようにＰｔの
表面が露出する構造であればよい。２０１はシリコン
（１００）基板、２０２は下部電極のＰｔ（５０ｎｍ）
／Ｔａ（５０ｎｍ）積層膜、２０３は高誘電率膜の（Ｂ
ａ，Ｓｒ）ＴｉＯ3 （１００ｎｍ）、２０４は上部電極
のＴｉＮ（５０ｎｍ）、２０５はＳｉ3 Ｎ4 である。第
２図に示す構造はＳｉ3Ｎ4 を表面が平坦になるまで厚
く堆積させ、Ｐｔの表面が露出するまでエッチバックす
ることにより作製することができる。この構造でも同じ
効果が得られることを確認した。
の側壁にのみ残す必要はなく、図２に示すようにＰｔの
表面が露出する構造であればよい。２０１はシリコン
（１００）基板、２０２は下部電極のＰｔ（５０ｎｍ）
／Ｔａ（５０ｎｍ）積層膜、２０３は高誘電率膜の（Ｂ
ａ，Ｓｒ）ＴｉＯ3 （１００ｎｍ）、２０４は上部電極
のＴｉＮ（５０ｎｍ）、２０５はＳｉ3 Ｎ4 である。第
２図に示す構造はＳｉ3Ｎ4 を表面が平坦になるまで厚
く堆積させ、Ｐｔの表面が露出するまでエッチバックす
ることにより作製することができる。この構造でも同じ
効果が得られることを確認した。
【００１３】図３は請求項１に述べた本発明の薄膜キャ
パシタの断面図の一例である。３０１はシリコン（１０
０）基板、３０２は下部電極のＰｔ（５０ｎｍ）／Ｔａ
（５０ｎｍ）積層膜、３０３は高誘電率膜の（Ｂａ，Ｓ
ｒ）ＴｉＯ3 （１００ｎｍ）、３０４は上部電極のＴｉ
Ｎ（５０ｎｍ）、３０５はＳｉ3 Ｎ4 である。まず、下
部電極のＰｔ／Ｔａ積層膜をＤＣマグネトロンスパッタ
法により基板温度は室温で成膜した。つづいて高誘電率
膜の（Ｂａ，Ｓｒ）ＴｉＯ3 はイオンビームスパッタ法
により基板温度４００℃、ビーム電圧１０００Ｖ、ビー
ム電流４０ｍＡで成膜した。ＡｒとＨＢｒを用いた低圧
ＥＣＲエッチング法により高誘電率膜と下部電極を所望
の形状に加工した後、Ｓｉ3 Ｎ4 膜をシランとアンモニ
アを原料としたプラズマＣＶＤ法により高誘電率膜と下
部電極の凹凸を象って成膜した。しかるのちにＣＦ4 を
用いた異方性エッチングにより高誘電率膜と下部電極の
側壁のみにＳｉ3 Ｎ4 が残るようにエッチングした。上
部電極のＴｉＮはスパッタガス中にＮ2 を混合した反応
性ＤＣスパッタ法により作製した。
パシタの断面図の一例である。３０１はシリコン（１０
０）基板、３０２は下部電極のＰｔ（５０ｎｍ）／Ｔａ
（５０ｎｍ）積層膜、３０３は高誘電率膜の（Ｂａ，Ｓ
ｒ）ＴｉＯ3 （１００ｎｍ）、３０４は上部電極のＴｉ
Ｎ（５０ｎｍ）、３０５はＳｉ3 Ｎ4 である。まず、下
部電極のＰｔ／Ｔａ積層膜をＤＣマグネトロンスパッタ
法により基板温度は室温で成膜した。つづいて高誘電率
膜の（Ｂａ，Ｓｒ）ＴｉＯ3 はイオンビームスパッタ法
により基板温度４００℃、ビーム電圧１０００Ｖ、ビー
ム電流４０ｍＡで成膜した。ＡｒとＨＢｒを用いた低圧
ＥＣＲエッチング法により高誘電率膜と下部電極を所望
の形状に加工した後、Ｓｉ3 Ｎ4 膜をシランとアンモニ
アを原料としたプラズマＣＶＤ法により高誘電率膜と下
部電極の凹凸を象って成膜した。しかるのちにＣＦ4 を
用いた異方性エッチングにより高誘電率膜と下部電極の
側壁のみにＳｉ3 Ｎ4 が残るようにエッチングした。上
部電極のＴｉＮはスパッタガス中にＮ2 を混合した反応
性ＤＣスパッタ法により作製した。
【００１４】従来は３０５の側壁をＳｉＯ2 を主成分と
する酸化物薄膜としていた。この場合、ＳｉＯ2 成膜時
に下部電極が側壁から酸化されて抵抗値が増加し、１Ｍ
Ｈｚ以上の高周波において容量値が減少したり、設計し
た通りの電極面積が得られなかったりした。本発明では
これをＳｉ3 Ｎ4 膜にすることで下部電極（この場合は
特にＴａ）の側壁からの酸化を抑制することができ、１
０ＭＨｚまでの測定においてほぼ一定の容量値を示す良
好な周波数特性が得られ、リーク電流も５Ｖ印加時１０
-8Ａ／ｃｍ2 以下の良好な電流電圧特性が得られた。
する酸化物薄膜としていた。この場合、ＳｉＯ2 成膜時
に下部電極が側壁から酸化されて抵抗値が増加し、１Ｍ
Ｈｚ以上の高周波において容量値が減少したり、設計し
た通りの電極面積が得られなかったりした。本発明では
これをＳｉ3 Ｎ4 膜にすることで下部電極（この場合は
特にＴａ）の側壁からの酸化を抑制することができ、１
０ＭＨｚまでの測定においてほぼ一定の容量値を示す良
好な周波数特性が得られ、リーク電流も５Ｖ印加時１０
-8Ａ／ｃｍ2 以下の良好な電流電圧特性が得られた。
【００１５】なお、Ｓｉ3 Ｎ4 膜は高誘電率膜（Ｂａ，
Ｓｒ）ＴｉＯ3 と下部電極Ｐｔ／Ｔａの側壁にのみ残す
必要はなく、図４に示すように（Ｂａ，Ｓｒ）ＴｉＯ3
の表面が露出する構造であればよい。４０１はシリコン
（１００）基板、４０２は下部電極のＰｔ（５０ｎｍ）
／Ｔａ（５０ｎｍ）積層膜、４０３は高誘電率膜の（Ｂ
ａ，Ｓｒ）ＴｉＯ3 （１００ｎｍ）、４０４は上部電極
のＴｉＮ（５０ｎｍ）、４０５はＳｉ3 Ｎ4 である。図
４に示す構造はＳｉ3 Ｎ4 を表面が平坦になるまで厚く
推積させ、（Ｂａ，Ｓｒ）ＴｉＯ3 の表面が露出するま
でエッチングバックすることにより作製することができ
る。この構造でも同じ効果が得られることを確認した。
Ｓｒ）ＴｉＯ3 と下部電極Ｐｔ／Ｔａの側壁にのみ残す
必要はなく、図４に示すように（Ｂａ，Ｓｒ）ＴｉＯ3
の表面が露出する構造であればよい。４０１はシリコン
（１００）基板、４０２は下部電極のＰｔ（５０ｎｍ）
／Ｔａ（５０ｎｍ）積層膜、４０３は高誘電率膜の（Ｂ
ａ，Ｓｒ）ＴｉＯ3 （１００ｎｍ）、４０４は上部電極
のＴｉＮ（５０ｎｍ）、４０５はＳｉ3 Ｎ4 である。図
４に示す構造はＳｉ3 Ｎ4 を表面が平坦になるまで厚く
推積させ、（Ｂａ，Ｓｒ）ＴｉＯ3 の表面が露出するま
でエッチングバックすることにより作製することができ
る。この構造でも同じ効果が得られることを確認した。
【００１６】図５は薄膜キャパシタの断面図の一例であ
る。５０１はシリコン（１００）基板、５０２は下部電
極Ｐｔ（５０ｎｍ）／Ｔａ（５０ｎｍ）積層膜、５０３
は高誘電率膜の（Ｂａ，Ｓｒ）ＴｉＯ3 （１００ｎ
ｍ）、５０４は上部電極のＴｉＮ（５０ｎｍ）、５０５
はＳｉ3 Ｎ4 である。まず、下部電極のＰｔ／Ｔａ積層
膜をＤＣマグネトロンスパッタ法により基板温度は室温
で成膜した。つづいて高誘電率膜の（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 はイオンビームスパッタ法により基板温度４００
℃、ビーム電圧１０００Ｖ、ビーム電流４０ｍＡで成膜
した。上部電極のＴｉＮはスパッタガス中にＮ2 を混合
した反応性ＤＣスパッタ法により作製した。ＡｒとＨＢ
ｒを用いた低圧ＥＣＲエッチング法により上部電極と高
誘電率膜と下部電極を所望の形状に加工した後、Ｓｉ3
Ｎ4 膜をシランとアンモニアを原料としたプラズマＣＶ
Ｄ法により上部電極と高誘電率膜と下部電極の凹凸を象
って成膜した。しかるのちにＣＦ4 を用いた異方性エッ
チングにより上部電極と高誘電率膜と下部電極の側壁の
みにＳｉ3 Ｎ4 が残るようにエッチングした。
る。５０１はシリコン（１００）基板、５０２は下部電
極Ｐｔ（５０ｎｍ）／Ｔａ（５０ｎｍ）積層膜、５０３
は高誘電率膜の（Ｂａ，Ｓｒ）ＴｉＯ3 （１００ｎ
ｍ）、５０４は上部電極のＴｉＮ（５０ｎｍ）、５０５
はＳｉ3 Ｎ4 である。まず、下部電極のＰｔ／Ｔａ積層
膜をＤＣマグネトロンスパッタ法により基板温度は室温
で成膜した。つづいて高誘電率膜の（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 はイオンビームスパッタ法により基板温度４００
℃、ビーム電圧１０００Ｖ、ビーム電流４０ｍＡで成膜
した。上部電極のＴｉＮはスパッタガス中にＮ2 を混合
した反応性ＤＣスパッタ法により作製した。ＡｒとＨＢ
ｒを用いた低圧ＥＣＲエッチング法により上部電極と高
誘電率膜と下部電極を所望の形状に加工した後、Ｓｉ3
Ｎ4 膜をシランとアンモニアを原料としたプラズマＣＶ
Ｄ法により上部電極と高誘電率膜と下部電極の凹凸を象
って成膜した。しかるのちにＣＦ4 を用いた異方性エッ
チングにより上部電極と高誘電率膜と下部電極の側壁の
みにＳｉ3 Ｎ4 が残るようにエッチングした。
【００１７】従来は５０５の側壁をＳｉＯ2 を主成分と
する酸化物薄膜としていた。この場合、ＳｉＯ2 成膜時
に下部電極が側壁から酸化されて抵抗値が増加し、１Ｍ
Ｈｚ以上の高周波において容量値が減少したり、設計し
た通りの電極面積が得られなかったりした。本発明では
これをＳｉ3 Ｎ4 膜にすることで下部電極（この場合は
特にＴａ）の側壁からの酸化を抑制することができ、１
０ＭＨｚまでの測定においてほぼ一定の容量値を示す良
好な周波数特性が得られ、リーク電流も５Ｖ印加時１０
-8Ａ／ｃｍ2 以下の良好な電流電圧特性が得られた。
する酸化物薄膜としていた。この場合、ＳｉＯ2 成膜時
に下部電極が側壁から酸化されて抵抗値が増加し、１Ｍ
Ｈｚ以上の高周波において容量値が減少したり、設計し
た通りの電極面積が得られなかったりした。本発明では
これをＳｉ3 Ｎ4 膜にすることで下部電極（この場合は
特にＴａ）の側壁からの酸化を抑制することができ、１
０ＭＨｚまでの測定においてほぼ一定の容量値を示す良
好な周波数特性が得られ、リーク電流も５Ｖ印加時１０
-8Ａ／ｃｍ2 以下の良好な電流電圧特性が得られた。
【００１８】なお、Ｓｉ3 Ｎ4 膜は上部電極ＴｉＮと高
誘電率膜（Ｂａ，Ｓｒ）ＴｉＯ3 と下部電極Ｐｔ／Ｔａ
の側壁にのみ残す必要はなく、第６図に示すようにＴｉ
Ｎの表面が露出する構造であればよい。６０１はシリコ
ン（１００）基板、６０２は下部電極のＰｔ（５０ｎ
ｍ）／Ｔａ（５０ｎｍ）積層膜、６０３は高誘電率膜の
（Ｂａ，Ｓｒ）ＴｉＯ3 （１００ｎｍ）、６０４は上部
電極のＴｉＮ（５０ｎｍ）、６０５はＳｉ3 Ｎ4 であ
る。第６図に示す構造はＳｉ3 Ｎ4 を表面が平坦になる
まで厚く堆積させ、ＴｉＮの表面が露出するまでエッチ
バックすることにより作製することができる。この構造
でも同じ効果が得られることを確認した。
誘電率膜（Ｂａ，Ｓｒ）ＴｉＯ3 と下部電極Ｐｔ／Ｔａ
の側壁にのみ残す必要はなく、第６図に示すようにＴｉ
Ｎの表面が露出する構造であればよい。６０１はシリコ
ン（１００）基板、６０２は下部電極のＰｔ（５０ｎ
ｍ）／Ｔａ（５０ｎｍ）積層膜、６０３は高誘電率膜の
（Ｂａ，Ｓｒ）ＴｉＯ3 （１００ｎｍ）、６０４は上部
電極のＴｉＮ（５０ｎｍ）、６０５はＳｉ3 Ｎ4 であ
る。第６図に示す構造はＳｉ3 Ｎ4 を表面が平坦になる
まで厚く堆積させ、ＴｉＮの表面が露出するまでエッチ
バックすることにより作製することができる。この構造
でも同じ効果が得られることを確認した。
【００１９】図７は本発明の薄膜キャパシタ集積回路の
断面図の一例である。７０１はシリコン（１００）基
板、７０２は下部電極Ｐｔ（５０ｎｍ）／ＴｉＮ（５０
ｎｍ）積層膜、７０３は高誘電率膜の（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 （１００ｎｍ）、７０４は上部電極のＴｉＮ（５
０ｎｍ）、７０５は層間絶縁膜のＳｉＯ2 である。ま
ず、下部電極のＰｔ／ＴｉＮ積層膜をＤＣマグネトロン
スパッタ法により基板温度は室温で堆積した。ＴｉＮは
スパッタガス中にＮ2 を混合した反応性ＤＣスパッタ法
により製作した。つづいて高誘電率膜の（Ｂａ，Ｓｒ）
ＴｉＯ3 はイオンビームスパッタ法により基板温度４０
０℃、ビーム電圧１０００Ｖ、ビーム電流４０ｍＡで成
膜した。ＡｒとＨＢｒを用いた低圧ＥＣＲエッチング法
により高誘電率膜と下部電極を所望の形状に加工した
後、層間絶縁膜のＳｉＯ2 をシランとＮ2 Ｏを原料とし
たプラズマＣＶＤ法により高誘電率膜の表面が埋め込ま
れるまでほぼ同じ高さになるまで堆積した。しかるのち
にＣＦ4 を用いた異方性エッチングにより高誘電率膜と
下部電極の側壁のみにＳｉＯ2 が残るようにエッチング
した。上部電極のＴｉＮはスパッタガス中にＮ2 を混合
した反応性ＤＣスパッタ法により作製した。
断面図の一例である。７０１はシリコン（１００）基
板、７０２は下部電極Ｐｔ（５０ｎｍ）／ＴｉＮ（５０
ｎｍ）積層膜、７０３は高誘電率膜の（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 （１００ｎｍ）、７０４は上部電極のＴｉＮ（５
０ｎｍ）、７０５は層間絶縁膜のＳｉＯ2 である。ま
ず、下部電極のＰｔ／ＴｉＮ積層膜をＤＣマグネトロン
スパッタ法により基板温度は室温で堆積した。ＴｉＮは
スパッタガス中にＮ2 を混合した反応性ＤＣスパッタ法
により製作した。つづいて高誘電率膜の（Ｂａ，Ｓｒ）
ＴｉＯ3 はイオンビームスパッタ法により基板温度４０
０℃、ビーム電圧１０００Ｖ、ビーム電流４０ｍＡで成
膜した。ＡｒとＨＢｒを用いた低圧ＥＣＲエッチング法
により高誘電率膜と下部電極を所望の形状に加工した
後、層間絶縁膜のＳｉＯ2 をシランとＮ2 Ｏを原料とし
たプラズマＣＶＤ法により高誘電率膜の表面が埋め込ま
れるまでほぼ同じ高さになるまで堆積した。しかるのち
にＣＦ4 を用いた異方性エッチングにより高誘電率膜と
下部電極の側壁のみにＳｉＯ2 が残るようにエッチング
した。上部電極のＴｉＮはスパッタガス中にＮ2 を混合
した反応性ＤＣスパッタ法により作製した。
【００２０】１つの基板上に高誘電率膜を容量形成部に
用いた薄膜キャパシタを２つ以上集積する場合、図４に
おける４０５の部分まで高誘電率膜を用いると隣合う２
つのキャパシタ間の距離が小さくなるにしたがってカッ
プリング容量が大きくなり、回路の誤動作の原因とな
る。しかし本実施例にあるように、低誘電率の層間絶縁
膜を埋め込むことによってカップリング容量を実際の薄
膜キャパシタの容量に比べて無視できるほど充分小さく
することができ、誤動作を防ぐことができた。
用いた薄膜キャパシタを２つ以上集積する場合、図４に
おける４０５の部分まで高誘電率膜を用いると隣合う２
つのキャパシタ間の距離が小さくなるにしたがってカッ
プリング容量が大きくなり、回路の誤動作の原因とな
る。しかし本実施例にあるように、低誘電率の層間絶縁
膜を埋め込むことによってカップリング容量を実際の薄
膜キャパシタの容量に比べて無視できるほど充分小さく
することができ、誤動作を防ぐことができた。
【００２１】なお、図８に示すように下部電極と高誘電
率膜と上部電極を積層した後、所望の形状に加工して、
上部電極の表面が露出するように薄膜キャパシタ間を層
間絶縁膜で埋め込んだ構造でもよい。
率膜と上部電極を積層した後、所望の形状に加工して、
上部電極の表面が露出するように薄膜キャパシタ間を層
間絶縁膜で埋め込んだ構造でもよい。
【００２２】また、図９に示すように、各キャパシタの
下部電極の側壁にのみ低誘電率の層間絶縁膜９０５があ
る場合、キャパシタ間の距離が小さくなるに従ってカッ
プリング容量が増加するため、第２の層間絶縁膜９０６
をキャパシタ間に埋め込むことにより同様の効果が得ら
れる。層間絶縁膜９０５がない場合にも層間絶縁膜９０
６を設けることによって同様の効果が得られる。
下部電極の側壁にのみ低誘電率の層間絶縁膜９０５があ
る場合、キャパシタ間の距離が小さくなるに従ってカッ
プリング容量が増加するため、第２の層間絶縁膜９０６
をキャパシタ間に埋め込むことにより同様の効果が得ら
れる。層間絶縁膜９０５がない場合にも層間絶縁膜９０
６を設けることによって同様の効果が得られる。
【００２３】なお、下部電極として、Ｐｔ／ＴｉＮの代
わりにエッチング後の側壁からの酸化が問題となるＰｔ
／Ｔａを用いた場合、層間絶縁膜にＳｉ3 Ｎ4 を用いた
ほうが各キャパシタ間のカップリング容量の増加を抑制
できると同時に、実施例に示したように下部電極の酸化
による抵抗率の増加を抑制することができる。
わりにエッチング後の側壁からの酸化が問題となるＰｔ
／Ｔａを用いた場合、層間絶縁膜にＳｉ3 Ｎ4 を用いた
ほうが各キャパシタ間のカップリング容量の増加を抑制
できると同時に、実施例に示したように下部電極の酸化
による抵抗率の増加を抑制することができる。
【００２４】また、本実施例では薄膜キャパシタのみが
集積された例を挙げたが、同一基板上にトランジスタや
抵抗が集積されている場合にも同様の効果が得られる。
集積された例を挙げたが、同一基板上にトランジスタや
抵抗が集積されている場合にも同様の効果が得られる。
【００２５】なお、上記４つの実施例では高誘電率膜と
してチタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）
ＴｉＯ3 ）の例を述べたが、本発明は、高誘電率膜とし
て化学式がＡＢＯ3 で表され、それぞれＡとしてＢａ、
Ｓｒ、Ｐｂ、Ｌａ、Ｌｉ、Ｋのうち少なくとも１種以
上、ＢとしてＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍｎ、Ｆ
ｅ、Ｚｎ、Ｗのうち少なくとも１種以上からなるもの、
例えば、ＳｒＴｉＯ3 、ＰｂＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、Ｐｂ
（Ｍｇ，Ｎｂ）Ｏ3 、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、Ｐｂ（Ｚ
ｎ，Ｎｂ）Ｏ3 、ＬｉＴａＯ3 、ＬｉＮｂＯ3 、ＫＴａ
Ｏ3 など、あるいはそれ以外の化学式の、Ｔａ2 Ｏ5、
Ｂｉ4 Ｔｉ3 Ｏ12、ＢａＭｇＦ4 、などを用いても有効
である。
してチタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）
ＴｉＯ3 ）の例を述べたが、本発明は、高誘電率膜とし
て化学式がＡＢＯ3 で表され、それぞれＡとしてＢａ、
Ｓｒ、Ｐｂ、Ｌａ、Ｌｉ、Ｋのうち少なくとも１種以
上、ＢとしてＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍｎ、Ｆ
ｅ、Ｚｎ、Ｗのうち少なくとも１種以上からなるもの、
例えば、ＳｒＴｉＯ3 、ＰｂＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、Ｐｂ
（Ｍｇ，Ｎｂ）Ｏ3 、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、Ｐｂ（Ｚ
ｎ，Ｎｂ）Ｏ3 、ＬｉＴａＯ3 、ＬｉＮｂＯ3 、ＫＴａ
Ｏ3 など、あるいはそれ以外の化学式の、Ｔａ2 Ｏ5、
Ｂｉ4 Ｔｉ3 Ｏ12、ＢａＭｇＦ4 、などを用いても有効
である。
【００２６】
【発明の効果】以上説明したように、本発明では下部電
極、あるいは下部電極と誘電体、あるいは下部電極と誘
電体と上部電極の側面にシリコン窒化膜から成る層間絶
縁膜を設けることによって下部電極の側壁が後工程で酸
化されて抵抗値が増加することを抑制し、良好な周波数
特性と電流電圧特性を得ることができるという効果があ
る。また、薄膜キャパシタ集積回路において各キャパシ
タ間を少なくとも１つ以上の低誘電率の層間絶縁膜で埋
め込むことによって、カップリング容量を低減させ、回
路の誤動作を抑えることができるという効果がある。
極、あるいは下部電極と誘電体、あるいは下部電極と誘
電体と上部電極の側面にシリコン窒化膜から成る層間絶
縁膜を設けることによって下部電極の側壁が後工程で酸
化されて抵抗値が増加することを抑制し、良好な周波数
特性と電流電圧特性を得ることができるという効果があ
る。また、薄膜キャパシタ集積回路において各キャパシ
タ間を少なくとも１つ以上の低誘電率の層間絶縁膜で埋
め込むことによって、カップリング容量を低減させ、回
路の誤動作を抑えることができるという効果がある。
【図１】薄膜キャパシタの断面図である。
【図２】薄膜キャパシタの断面図である
【図３】本発明の薄膜キャパシタの断面図である。
【図４】本発明の薄膜キャパシタの断面図である。
【図５】薄膜キャパシタの断面図である。
【図６】薄膜キャパシタの断面図である。
【図７】本発明の薄膜キャパシタ集積回路の断面図であ
る。
る。
【図８】本発明の薄膜キャパシタ集積回路の断面図であ
る。
る。
【図９】本発明の薄膜キャパシタ集積回路の断面図であ
る。
る。
１０１，２０１，３０１，４０１，５０１，６０１，７
０１，８０１，９０１シリコン基板 １０２，２０２，３０２，４０２，５０２，６０２，８
０２，９０２ Ｐｔ／Ｔａ １０３，２０３，３０３，４０３，５０３，６０３，７
０３，８０３，９０３（Ｂａ，Ｓｒ）ＴｉＯ3 １０４，２０４，３０４，４０４，５０４，６０４，７
０２，７０４，８０４，９０４ ＴｉＮ １０５，２０５，３０５，４０５，５０５，６０５ Ｓ
ｉ3 Ｎ4 ７０５，８０５，９０５，９０６ ＳｉＯ2
０１，８０１，９０１シリコン基板 １０２，２０２，３０２，４０２，５０２，６０２，８
０２，９０２ Ｐｔ／Ｔａ １０３，２０３，３０３，４０３，５０３，６０３，７
０３，８０３，９０３（Ｂａ，Ｓｒ）ＴｉＯ3 １０４，２０４，３０４，４０４，５０４，６０４，７
０２，７０４，８０４，９０４ ＴｉＮ １０５，２０５，３０５，４０５，５０５，６０５ Ｓ
ｉ3 Ｎ4 ７０５，８０５，９０５，９０６ ＳｉＯ2
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−14453（ＪＰ，Ａ) 特開 平４−98871（ＪＰ，Ａ) 特開 平３−76262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04,21/822
Claims (4)
- 【請求項１】基板上に下部電極、高誘電率の誘電体、上
部電極が順次積層された薄膜キャパシタであって、所望
の形状に加工した高誘電率の誘電体の表面が露出するよ
うに下部電極と誘電体の外周側面が層間絶縁膜により覆
われており、該層間絶縁膜がシリコン窒化膜からなるこ
とを特徴とする薄膜キャパシタ。 - 【請求項２】基板上に下部電極、高誘電率の誘電体、上
部電極が順次積層された薄膜キャパシタが複数個存在す
る集積回路であって、所望の形状に加工した下部電極の
表面が露出するように下部電極外周側面が第１の層間絶
縁膜により覆われており、該上部電極は複数のキャパシ
タで共通であり、かつ隣合う２つのキャパシタが低誘電
率の第２の層間絶縁膜により分離されていることを特徴
とする集積回路。 - 【請求項３】基板上に下部電極、高誘電率の誘電体、上
部電極が順次積層された薄膜キャパシタが複数個存在す
る集積回路であって、所望の形状に加工した高誘電率の
誘電体の表面が露出するように下部電極と誘電体の外周
側面が低誘電率の層間絶縁膜により覆われており、該上
部電極は複数のキャパシタで共通であり、かつ隣合う２
つのキャパシタが該層間絶縁膜により分離されているこ
とを特徴とする集積回路。 - 【請求項４】基板上に下部電極、高誘電率の誘電体、上
部電極が順次積層された薄膜キャパシタが複数個存在す
る集積回路であって、所望の形状に加工した上部電極の
表面が露出するように上部電極と誘電体と下部電極の外
周側面が低誘電率の層間絶縁膜により覆われており、か
つ隣合う２つのキャパシタが該層間絶縁膜により分離さ
れていることを特徴とする集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4147020A JP2884917B2 (ja) | 1992-06-08 | 1992-06-08 | 薄膜キャパシタおよび集積回路 |
| US08/073,066 US5539613A (en) | 1992-06-08 | 1993-06-08 | Compact semiconductor device including a thin film capacitor of high reliability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4147020A JP2884917B2 (ja) | 1992-06-08 | 1992-06-08 | 薄膜キャパシタおよび集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314768A JPH06314768A (ja) | 1994-11-08 |
| JP2884917B2 true JP2884917B2 (ja) | 1999-04-19 |
Family
ID=15420734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4147020A Expired - Lifetime JP2884917B2 (ja) | 1992-06-08 | 1992-06-08 | 薄膜キャパシタおよび集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5539613A (ja) |
| JP (1) | JP2884917B2 (ja) |
Families Citing this family (14)
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|---|---|---|---|---|
| JP3149817B2 (ja) * | 1997-05-30 | 2001-03-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| TW386289B (en) * | 1997-07-03 | 2000-04-01 | Matsushita Electronics Corp | Capacitance element and manufacturing thereof |
| TW419811B (en) * | 1998-08-07 | 2001-01-21 | Matsushita Electronics Corp | Semiconductor device and its manufacturing method |
| US6538300B1 (en) * | 2000-09-14 | 2003-03-25 | Vishay Intertechnology, Inc. | Precision high-frequency capacitor formed on semiconductor substrate |
| US7151036B1 (en) * | 2002-07-29 | 2006-12-19 | Vishay-Siliconix | Precision high-frequency capacitor formed on semiconductor substrate |
| US7327582B2 (en) * | 2000-09-21 | 2008-02-05 | Ultrasource, Inc. | Integrated thin film capacitor/inductor/interconnect system and method |
| US6890629B2 (en) * | 2001-09-21 | 2005-05-10 | Michael D. Casper | Integrated thin film capacitor/inductor/interconnect system and method |
| AU2001296281A1 (en) | 2000-09-21 | 2002-04-02 | Michaeld. Casper | Integrated thin film capacitor/inductor/interconnect system and method |
| US7425877B2 (en) * | 2001-09-21 | 2008-09-16 | Ultrasource, Inc. | Lange coupler system and method |
| US6998696B2 (en) * | 2001-09-21 | 2006-02-14 | Casper Michael D | Integrated thin film capacitor/inductor/interconnect system and method |
| JP2003243625A (ja) * | 2002-02-19 | 2003-08-29 | Seiko Epson Corp | 強誘電体メモリ装置およびその製造方法 |
| JP4678430B2 (ja) * | 2008-10-09 | 2011-04-27 | セイコーエプソン株式会社 | メモリセルアレイおよびその製造方法、ならびに強誘電体メモリ装置 |
| JP5234521B2 (ja) * | 2009-08-21 | 2013-07-10 | Ｔｄｋ株式会社 | 電子部品及びその製造方法 |
| KR20180022987A (ko) * | 2015-08-11 | 2018-03-06 | 가부시키가이샤 무라타 세이사쿠쇼 | 콘덴서 탑재 필름 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214453A (ja) * | 1985-07-11 | 1987-01-23 | Toshiba Corp | 半導体装置の製造方法 |
| US5046043A (en) * | 1987-10-08 | 1991-09-03 | National Semiconductor Corporation | Ferroelectric capacitor and memory cell including barrier and isolation layers |
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-
1993
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