JP2884917B2 - 薄膜キャパシタおよび集積回路 - Google Patents
薄膜キャパシタおよび集積回路Info
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Description
キャパシタに関する。
タは、ポリシリコンを電極とするシリコン酸化膜および
シリコン窒化膜の積層構造からなり、ダイナミックラン
ダムアクセスメモリにおいて、トランジスタおよびビッ
ト線を形成後に容量部を形成する技術としては、例えば
1988年インターナショナル・エレクトロンデバイセ
ズ・ミーティング・ダイジェスト・オブ・テクニカル・
ペイパーズ(Inter−national Elec
tron Devices Meeting Dige
st of Technical Papers, 1
988)の592〜595頁に記載されている。
パシタでは、近年の集積回路のより一層の高集積化に対
応した容量部の面積の縮小に限界がある。したがって、
薄膜キャパシタの誘電体部の薄膜化と高誘電率化、およ
び立体構造化によって容量部の面積を実効的に縮小しな
ければならない。従来の容量を形成する誘電体はシリコ
ン酸化膜やシリコン窒化膜でありこれらの誘電率はたか
だか7程度であるため、要求される容量を達成するため
にはシリコン酸化膜換算で10nm以下という極めて薄
い膜厚が求められる。一方、こうのような薄い膜厚では
許容されるリーク電流以下の電流−電圧特性を有する誘
電体薄膜を実現するのは非常に困難であり、立体構造を
用いて実効的に電極面積を増加させる方法を用いても、
下部電極端で誘電体膜が薄くなることや電界が集中する
ことにより、リーク電流の増大が生じる。したがって、
例えば室温で300近い誘電率を有する(Ba,Sr)
TiO3 や、さらに大きな誘電率を有する(Ba,S
r)TiO3 やPb(Zr,Ti)O3 やPb(Mg,
Nb)O3 やPb(Mg,W)O3 に代表される高誘電
率の誘電体を容量形成部に用いることで、要求される容
量をシリコン酸化膜などの場合と比べてより厚い膜厚で
実現する方法が考えられるが、この場合も所定の形状に
加工された下部電極での高誘電率膜の膜厚の減少や電界
集中によるリーク電流の増加は避けられない。
合、下部電極にPtとTa、あるいはPtとTiの積層
膜を用いるとSiの拡散を止め低誘電率層の形成を抑制
し実効的にも高い誘電率を得ることができるが、下部電
極を所望の形状に加工後に高誘電率膜を形成したり酸素
雰囲気中で熱処理を行なうと下部電極側壁からの酸化が
生じる。さらにキャパシタの面積が小さい場合、下部電
極の酸化による抵抗値の増加が問題となる。
薄膜キャパシタを1つの基板上に2つ以上集積する場
合、高誘電率膜が所定の形状に加工された下部電極以外
の領域にも存在していると、隣合う2つのキャパシタ間
の距離が小さくなるに従って該キャパシタ間のカップリ
ング容量が大きくなり、回路が誤動作を起こしてしま
う。
め、本発明 による薄膜キャパシタは所望の形状に加工さ
れた下部電極および高誘電率の誘電体の外周側面が誘電
体の表面が露出するように層間絶縁膜でおおわれた構造
となっていて、層間絶縁膜が下部電極の酸化による抵抗
率の増加を防ぐためにシリコン窒化膜から成ることを特
徴としている。
路は、隣合う2つの薄膜キャパシタ間が少なくとも1つ
以上の低誘電率の層間絶縁膜によって分離されているこ
とを特徴としている。
または誘電体または上部電極の側面に残して電極の酸化
による抵抗値の増加を抑えると同時に電極側面及び電極
端でのリーク電流の増加を抑える。また、2つの薄膜キ
ャパシタ間を低誘電率層により分離することによりカッ
プリング容量の増加を抑える。
説明する。
る。101はシリコン(100)基板、102は下部電
極のPt(50nm)/Ta(50nm)積層膜、10
3は高誘電率膜の(Ba,Sr)TiO3 (100n
m)、104は上部電極のTiN(50nm)、105
はSi3 N4 である。まず、下部電極のPt/Ta積層
膜をDCマグネトロンスパッタ法により基板温度は室温
で成膜した。HBrを用いた低圧ECRエッチング法に
より下部電極を所望の形状に加工した後、Si3N4 膜
をシランとアンモニアを原料としたプラズマCVD法に
より下部電極の凹凸を象って成膜した。しかるのちにC
F4 を用いた異方性エッチングにより下部電極の側壁の
みにSi3 N4 が残るようにエッチングした。つづいて
高誘電率膜の(Ba,Sr)TiO3 はイオンビームス
パッタ法により基板温度400℃、ビーム電圧1000
V、ビーム電流40mAで成膜し、上部電極のTiNは
スパッタガス中にN2 を混合した反応性DCスパッタ法
により作製した。
する酸化物薄膜としていた。この場合、SiO2 成膜時
あるいは高誘電率膜成膜時に下部電極が側壁から酸化さ
れて抵抗値が増加し、1MHzの高周波において容量値
が減少したり、設計した通りの電極面積が得られなかっ
たりした。本発明ではこれをSi3 N4 膜にすることで
下部電極(この場合は特にTa)の側壁からの酸化を抑
制することができ、10HMzまでの測定においてほぼ
一定の容量値を示す良好な周波数特性が得られ、リーク
電流も5V印加時10-8A/CM2 以下の良好な電流電
圧特性が得られた。
の側壁にのみ残す必要はなく、図2に示すようにPtの
表面が露出する構造であればよい。201はシリコン
(100)基板、202は下部電極のPt(50nm)
/Ta(50nm)積層膜、203は高誘電率膜の(B
a,Sr)TiO3 (100nm)、204は上部電極
のTiN(50nm)、205はSi3 N4 である。第
2図に示す構造はSi3N4 を表面が平坦になるまで厚
く堆積させ、Ptの表面が露出するまでエッチバックす
ることにより作製することができる。この構造でも同じ
効果が得られることを確認した。
パシタの断面図の一例である。301はシリコン(10
0)基板、302は下部電極のPt(50nm)/Ta
(50nm)積層膜、303は高誘電率膜の(Ba,S
r)TiO3 (100nm)、304は上部電極のTi
N(50nm)、305はSi3 N4 である。まず、下
部電極のPt/Ta積層膜をDCマグネトロンスパッタ
法により基板温度は室温で成膜した。つづいて高誘電率
膜の(Ba,Sr)TiO3 はイオンビームスパッタ法
により基板温度400℃、ビーム電圧1000V、ビー
ム電流40mAで成膜した。ArとHBrを用いた低圧
ECRエッチング法により高誘電率膜と下部電極を所望
の形状に加工した後、Si3 N4 膜をシランとアンモニ
アを原料としたプラズマCVD法により高誘電率膜と下
部電極の凹凸を象って成膜した。しかるのちにCF4 を
用いた異方性エッチングにより高誘電率膜と下部電極の
側壁のみにSi3 N4 が残るようにエッチングした。上
部電極のTiNはスパッタガス中にN2 を混合した反応
性DCスパッタ法により作製した。
する酸化物薄膜としていた。この場合、SiO2 成膜時
に下部電極が側壁から酸化されて抵抗値が増加し、1M
Hz以上の高周波において容量値が減少したり、設計し
た通りの電極面積が得られなかったりした。本発明では
これをSi3 N4 膜にすることで下部電極(この場合は
特にTa)の側壁からの酸化を抑制することができ、1
0MHzまでの測定においてほぼ一定の容量値を示す良
好な周波数特性が得られ、リーク電流も5V印加時10
-8A/cm2 以下の良好な電流電圧特性が得られた。
Sr)TiO3 と下部電極Pt/Taの側壁にのみ残す
必要はなく、図4に示すように(Ba,Sr)TiO3
の表面が露出する構造であればよい。401はシリコン
(100)基板、402は下部電極のPt(50nm)
/Ta(50nm)積層膜、403は高誘電率膜の(B
a,Sr)TiO3 (100nm)、404は上部電極
のTiN(50nm)、405はSi3 N4 である。図
4に示す構造はSi3 N4 を表面が平坦になるまで厚く
推積させ、(Ba,Sr)TiO3 の表面が露出するま
でエッチングバックすることにより作製することができ
る。この構造でも同じ効果が得られることを確認した。
る。501はシリコン(100)基板、502は下部電
極Pt(50nm)/Ta(50nm)積層膜、503
は高誘電率膜の(Ba,Sr)TiO3 (100n
m)、504は上部電極のTiN(50nm)、505
はSi3 N4 である。まず、下部電極のPt/Ta積層
膜をDCマグネトロンスパッタ法により基板温度は室温
で成膜した。つづいて高誘電率膜の(Ba,Sr)Ti
O3 はイオンビームスパッタ法により基板温度400
℃、ビーム電圧1000V、ビーム電流40mAで成膜
した。上部電極のTiNはスパッタガス中にN2 を混合
した反応性DCスパッタ法により作製した。ArとHB
rを用いた低圧ECRエッチング法により上部電極と高
誘電率膜と下部電極を所望の形状に加工した後、Si3
N4 膜をシランとアンモニアを原料としたプラズマCV
D法により上部電極と高誘電率膜と下部電極の凹凸を象
って成膜した。しかるのちにCF4 を用いた異方性エッ
チングにより上部電極と高誘電率膜と下部電極の側壁の
みにSi3 N4 が残るようにエッチングした。
する酸化物薄膜としていた。この場合、SiO2 成膜時
に下部電極が側壁から酸化されて抵抗値が増加し、1M
Hz以上の高周波において容量値が減少したり、設計し
た通りの電極面積が得られなかったりした。本発明では
これをSi3 N4 膜にすることで下部電極(この場合は
特にTa)の側壁からの酸化を抑制することができ、1
0MHzまでの測定においてほぼ一定の容量値を示す良
好な周波数特性が得られ、リーク電流も5V印加時10
-8A/cm2 以下の良好な電流電圧特性が得られた。
誘電率膜(Ba,Sr)TiO3 と下部電極Pt/Ta
の側壁にのみ残す必要はなく、第6図に示すようにTi
Nの表面が露出する構造であればよい。601はシリコ
ン(100)基板、602は下部電極のPt(50n
m)/Ta(50nm)積層膜、603は高誘電率膜の
(Ba,Sr)TiO3 (100nm)、604は上部
電極のTiN(50nm)、605はSi3 N4 であ
る。第6図に示す構造はSi3 N4 を表面が平坦になる
まで厚く堆積させ、TiNの表面が露出するまでエッチ
バックすることにより作製することができる。この構造
でも同じ効果が得られることを確認した。
断面図の一例である。701はシリコン(100)基
板、702は下部電極Pt(50nm)/TiN(50
nm)積層膜、703は高誘電率膜の(Ba,Sr)T
iO3 (100nm)、704は上部電極のTiN(5
0nm)、705は層間絶縁膜のSiO2 である。ま
ず、下部電極のPt/TiN積層膜をDCマグネトロン
スパッタ法により基板温度は室温で堆積した。TiNは
スパッタガス中にN2 を混合した反応性DCスパッタ法
により製作した。つづいて高誘電率膜の(Ba,Sr)
TiO3 はイオンビームスパッタ法により基板温度40
0℃、ビーム電圧1000V、ビーム電流40mAで成
膜した。ArとHBrを用いた低圧ECRエッチング法
により高誘電率膜と下部電極を所望の形状に加工した
後、層間絶縁膜のSiO2 をシランとN2 Oを原料とし
たプラズマCVD法により高誘電率膜の表面が埋め込ま
れるまでほぼ同じ高さになるまで堆積した。しかるのち
にCF4 を用いた異方性エッチングにより高誘電率膜と
下部電極の側壁のみにSiO2 が残るようにエッチング
した。上部電極のTiNはスパッタガス中にN2 を混合
した反応性DCスパッタ法により作製した。
用いた薄膜キャパシタを2つ以上集積する場合、図4に
おける405の部分まで高誘電率膜を用いると隣合う2
つのキャパシタ間の距離が小さくなるにしたがってカッ
プリング容量が大きくなり、回路の誤動作の原因とな
る。しかし本実施例にあるように、低誘電率の層間絶縁
膜を埋め込むことによってカップリング容量を実際の薄
膜キャパシタの容量に比べて無視できるほど充分小さく
することができ、誤動作を防ぐことができた。
率膜と上部電極を積層した後、所望の形状に加工して、
上部電極の表面が露出するように薄膜キャパシタ間を層
間絶縁膜で埋め込んだ構造でもよい。
下部電極の側壁にのみ低誘電率の層間絶縁膜905があ
る場合、キャパシタ間の距離が小さくなるに従ってカッ
プリング容量が増加するため、第2の層間絶縁膜906
をキャパシタ間に埋め込むことにより同様の効果が得ら
れる。層間絶縁膜905がない場合にも層間絶縁膜90
6を設けることによって同様の効果が得られる。
わりにエッチング後の側壁からの酸化が問題となるPt
/Taを用いた場合、層間絶縁膜にSi3 N4 を用いた
ほうが各キャパシタ間のカップリング容量の増加を抑制
できると同時に、実施例に示したように下部電極の酸化
による抵抗率の増加を抑制することができる。
集積された例を挙げたが、同一基板上にトランジスタや
抵抗が集積されている場合にも同様の効果が得られる。
してチタン酸バリウムストロンチウム((Ba,Sr)
TiO3 )の例を述べたが、本発明は、高誘電率膜とし
て化学式がABO3 で表され、それぞれAとしてBa、
Sr、Pb、La、Li、Kのうち少なくとも1種以
上、BとしてZr、Ti、Ta、Nb、Mg、Mn、F
e、Zn、Wのうち少なくとも1種以上からなるもの、
例えば、SrTiO3 、PbTiO3 、Pb(Zr,T
i)O3 、(Pb,La)(Zr,Ti)O3 、Pb
(Mg,Nb)O3 、Pb(Mg,W)O3 、Pb(Z
n,Nb)O3 、LiTaO3 、LiNbO3 、KTa
O3 など、あるいはそれ以外の化学式の、Ta2 O5、
Bi4 Ti3 O12、BaMgF4 、などを用いても有効
である。
極、あるいは下部電極と誘電体、あるいは下部電極と誘
電体と上部電極の側面にシリコン窒化膜から成る層間絶
縁膜を設けることによって下部電極の側壁が後工程で酸
化されて抵抗値が増加することを抑制し、良好な周波数
特性と電流電圧特性を得ることができるという効果があ
る。また、薄膜キャパシタ集積回路において各キャパシ
タ間を少なくとも1つ以上の低誘電率の層間絶縁膜で埋
め込むことによって、カップリング容量を低減させ、回
路の誤動作を抑えることができるという効果がある。
る。
る。
る。
01,801,901シリコン基板 102,202,302,402,502,602,8
02,902 Pt/Ta 103,203,303,403,503,603,7
03,803,903(Ba,Sr)TiO3 104,204,304,404,504,604,7
02,704,804,904 TiN 105,205,305,405,505,605 S
i3 N4 705,805,905,906 SiO2
Claims (4)
- 【請求項1】基板上に下部電極、高誘電率の誘電体、上
部電極が順次積層された薄膜キャパシタであって、所望
の形状に加工した高誘電率の誘電体の表面が露出するよ
うに下部電極と誘電体の外周側面が層間絶縁膜により覆
われており、該層間絶縁膜がシリコン窒化膜からなるこ
とを特徴とする薄膜キャパシタ。 - 【請求項2】基板上に下部電極、高誘電率の誘電体、上
部電極が順次積層された薄膜キャパシタが複数個存在す
る集積回路であって、所望の形状に加工した下部電極の
表面が露出するように下部電極外周側面が第1の層間絶
縁膜により覆われており、該上部電極は複数のキャパシ
タで共通であり、かつ隣合う2つのキャパシタが低誘電
率の第2の層間絶縁膜により分離されていることを特徴
とする集積回路。 - 【請求項3】基板上に下部電極、高誘電率の誘電体、上
部電極が順次積層された薄膜キャパシタが複数個存在す
る集積回路であって、所望の形状に加工した高誘電率の
誘電体の表面が露出するように下部電極と誘電体の外周
側面が低誘電率の層間絶縁膜により覆われており、該上
部電極は複数のキャパシタで共通であり、かつ隣合う2
つのキャパシタが該層間絶縁膜により分離されているこ
とを特徴とする集積回路。 - 【請求項4】基板上に下部電極、高誘電率の誘電体、上
部電極が順次積層された薄膜キャパシタが複数個存在す
る集積回路であって、所望の形状に加工した上部電極の
表面が露出するように上部電極と誘電体と下部電極の外
周側面が低誘電率の層間絶縁膜により覆われており、か
つ隣合う2つのキャパシタが該層間絶縁膜により分離さ
れていることを特徴とする集積回路。
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