KR20040035811A - 강유전성 막을 갖는 반도체 장치 및 그 제조 방법 - Google Patents

강유전성 막을 갖는 반도체 장치 및 그 제조 방법 Download PDF

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KR20040035811A
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안드레아스 힐리거
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가부시끼가이샤 도시바
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Abstract

반도체 기판에 제1 및 제2 반도체 영역이 서로 분리되어 형성된다. 게이트 전극이 상기 제1 및 제2 반도체 영역 사이에 위치한 상기 반도체 기판 위에 형성된다. 층간 절연막이 상기 제1 및 제2 반도체 영역과 상기 게이트 전극을 덮도록 상기 반도체 기판 상에 형성된다. 제1 및 제2 하부 전극이 층간 절연막 상에 형성된다. 제1 콘택트 플러그가 상기 층간 절연막 내에 상기 제1 하부 전극과 접촉하도록 형성된다. 제2 콘택트 플러그가 상기 층간 절연막 내에 상기 제2 하부 전극과 접촉하도록 형성된다. 제1 강유전성 막이 상기 제1 하부 전극 상에 형성된다. 제1 상부 전극이 상기 제1 강유전성 막 상에 형성된다. 제2 강유전성 막이 상기 제2 하부 전극 상에 형성된다. 제2 상부 전극이 상기 제2 강유전성 막 상에 형성된다.

Description

강유전성 막을 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING FERROELECTRIC FILM AND MANUFACTURING METHOD THEREOF}
최근, 반도체 메모리로서, 휘발성 DRAM들(동적 RAM들), SRAM들(정적 RAM들), 불휘발성 MROM들(마스크 ROM들), 플래시 EEPROM들 및 강유전성 메모리들(FeRAM들)이 시장에 나와 있다.
강유전성 메모리는 강유전성 재료의 특성들 중 하나인 히스테리시스 특성에 기초한 강유전성 캐패시터의 2개의 서로 다른 잔류 유전 분극의 크기에 따른 불휘발성 방법으로 2진 데이터를 저장한다.
DRAM의 경우와 마찬가지로, 종래의 강유전성 메모리를 구성하는 메모리 셀들 중 일부는 캐패시터 및 트랜지스터를 직렬 접속함으로써 각각 구성된다. 그러한 강유전성 메모리에서는, 강유전성 캐패시터는 포토리소그래피 프로세스를 1회 수행함으로써 형성될 수 있다. 즉, 강유전성 막의 상부 전극 및 하부 전극과 이 상부 및 하부 전극들 사이의 강유전성 캐패시터는 포토리소그래피 프로세스를 수행함으로써 형성될 수 있다. 포토리소그래피 프로세스는 레지스트 막이 형성되고, 레지스트 패턴이 노출 및 현상에 의해 형성되고, 레지스트 패턴 하부에 코팅될(to-be-coated) 막이 상기 레지스트 패턴을 사용함으로써 형성되는 프로세스를 나타낸다.
또한, 다른 종래 강유전성 메모리를 구성하는 일부 다른 메모리 셀들은 다음의 구성을 갖는다.
직렬 접속된 TC 유닛형 강유전성 메모리는 소스 및 드레인을 갖는 트랜지스터(T)와, 한 쪽 및 다른 쪽 전극을 갖고, 한 쪽 전극에는 소스가 접속되고 다른 쪽 전극에는 드레인이 접속된 강유전성 캐패시터(C)를 구비하는 직렬 접속된 메모리 셀들을 포함한다.
도 1A는 종래의 직렬 접속된 TC 유닛형 강유전성 메모리에서 강유전성 캐패시터의 평면도이고, 도 1B는 강유전성 캐패시터의 구조를 도시하는 단면도이다.
도 1B에 도시된 바와 같이, 소스 및 드레인 확산층(102)이 반도체 기판(101)의 표면 영역에 분리되어 형성된다. 셀 트랜지스터 각각의 게이트 전극(104)은 소스 및 드레인 확산층(102) 사이에 위치한 반도체 기판(101)의 부분 위에 게이트 절연막(103)을 사이에 두고 형성된다.
층간 절연막(105)이 반도체 기판(101) 상에 형성된다. 강유전성 캐패시터를 구성하는 하부 전극(106), 강유전성 막(107), 및 상부 전극(108)이 순서대로 층간 절연막(105) 내에 형성된다.
강유전성 막(107)은 하부 전극(106) 상에 형성된다. 2개의 분리된 상부 전극(108)은 강유전성 막(107) 상에 형성된다. 또한, 하부 전극(106)은 소스 및 드레인 확산층(102) 중 대응하는 것에 접속되고, 2개의 상부 전극(108) 중 하나는 소스 및 드레인 확산층(102) 중 다른 한 쪽에 접속된다.
따라서, 강유전성 메모리의 강유전성 캐패시터는 한 쌍의 상부 전극(108)이 하나의 하부 전극(106) 위에 배치되는 구조를 갖는다.
도 1A 및 1B에 도시된 바와 같은 직렬 접속된 TC 유닛형 강유전성 메모리에서는, 상술한 바와 같이 한 쌍의 상부 전극(108)이 하나의 하부 전극(106) 위에 배치된 구조가 형성되므로, 하나의 하부 전극(106)과 한 쌍의 상부 전극(108)을 갖는 캐패시터를 형성하기 위해, 포토리소그래피 프로세스를 적어도 2회 수행하는 것이 필수적이다.
보다 구체적으로, 다음 프로세스가 수행된다. 종래의 직렬 접속된 TC 유닛형 강유전성 메모리에서는, 상부 전극(108)들은 제1 마스크를 사용함으로써 형성된다. 그 다음, 각 쌍의 상부 전극들(108)을 보호하기 위해 제2 마스크가 형성된 이후에, 강유전성 막(107) 및 하부 전극들(106)이 형성된다.
2회의 마스크 공정을 사용하는 프로세스에서는, 제1 및 제2 마스크 사이에 오정렬이 발생한다. 따라서, 도 1A에 도시된 바와 같이, 제1 마스크를 사용함으로써 형성된 상부 전극(108)과 제2 마스크를 사용함으로써 형성된 하부 전극(106) 사이에 오정렬 부분의 마진(109)을 제공하는 것이 필수적이다. 그 결과, 캐패시터의 셀 영역은 오정렬 부분에 대응하는 양만큼 증가되고, 캐패시터들이 통합된 강유전성 메모리의 칩 상의 점유 영역이 증가한다는 문제가 발생한다.
본 발명은 강유전성 막을 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는, 강유전성 메모리(FeRAM) 내의 강유전성 캐패시터에 관한 것이다.
도 1A는 종래의 직렬 접속된 TC 유닛형 강유전성 메모리의 강유전성 캐패시터들의 평면도.
도 1B는 상기 강유전성 캐패시터들의 구조를 도시하는 단면도.
도 2A는 본 발명의 제1 실시예에 따른 강유전성 메모리의 강유전체 캐패시터들의 배치도(layout view).
도 2B는 상기 제1 실시예의 강유전성 메모리의 구조를 도시하는 단면도.
도 3은 상기 제1 실시예의 강유전성 메모리의 제조 방법의 제1 공정을 도시하는 단면도.
도 4는 상기 제1 실시예의 강유전성 메모리의 제조 방법의 제2 공정을 도시하는 단면도.
도 5A 및 5B는 상기 제1 실시예의 강유전성 메모리의 제조 방법의 제3 공정을 도시하는 단면도.
도 6A 및 6B는 상기 제1 실시예의 강유전성 메모리의 제조 방법의 제3 공정으로서 다른 공정을 도시하는 단면도.
도 7A 및 7B는 상기 제1 실시예의 강유전성 메모리의 제조 방법의 제4 공정을 도시하는 단면도.
도 8A는 상기 제1 실시예에 따른 제조 방법에 의해 형성된 강유전성 캐패시터의 배치도.
도 8B는 종래의 강유전성 캐패시터의 배치도.
도 9는 본 발명의 제2 실시예에 따른 강유전성 메모리의 구조를 도시하는 단면도.
도 10은 상기 제2 실시예의 제1 변형예로서의 강유전성 메모리의 구조를 도시하는 단면도.
도 11은 상기 제2 실시예의 제2 변형예로서의 강유전성 메모리의 구조를 도시하는 단면도.
본 발명의 목적은, 포토리소그래피 프로세스를 한 번(1회) 수행함으로써 쌍으로 된(paired) 캐패시터들을 형성하는 것에 의해, 칩 상에서 각 쌍의 캐패시터가 점유하는 영역을 줄일 수 있는 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 한 양태에 따르면, 반도체 기판의 표면 영역에 형성된 제1 반도체 영역; 상기 반도체 기판의 표면 영역에 상기 제1 반도체 영역으로부터 분리되어 형성된 제2 반도체 영역; 상기 제1 반도체 영역 및 상기 제2 반도체 영역 사이에 위치하는 상기 반도체 기판의 부분 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 제1 반도체 영역, 제2 반도체 영역 및 게이트 전극을 덮도록 상기 반도체 기판 상에 형성된 층간 절연막; 상기 층간 절연막 상에 형성된 제1 및 제2 하부 전극; 상기 제1 하부 전극과 접촉하도록 상기 층간 절연막 내에 형성된 제1 콘택트 플러그; 상기 제1 콘택트 플러그로부터 분리되어 상기 층간 절연막 내에 형성되고 상기 제2 하부 전극과 접촉하는 제2 콘택트 플러그; 상기 제1 하부 전극 상에 형성된 제1 강유전성 막; 상기 제1 강유전성 막 상에 형성된 제1 상부 전극; 상기 제2 하부 전극 상에 형성된 제2 강유전성 막; 및 상기 제2 강유전성 막 상에 형성된 제2 상부 전극을 포함하는 반도체 장치가 제공된다.
본 발명의 또 다른 양태에 따르면, 반도체 기판 위에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양쪽에 상기 반도체 기판의 표면 상에 소스 및 드레인 확산층을 형성하는 단계; 상기 게이트 전극, 소스 및 드레인 확산층을 덮도록 상기 반도체 기판 상에 제1 층간 절연막을 형성하는 단계; 상기 소스 및 드레인 확산층들 상에 위치한 제1 층간 절연막 내에 매립된 상호 접속부, 및 상기 매립된 상호 접속부의 일부로부터 상기 소스 확산층 및 드레인 확산층 중 하나로 연장되는 제1 콘택트 플러그를 형성하는 단계; 상기 제1 층간 절연막 상, 및 상기 제1 콘택트 플러그를 포함하는 상기 매립된 상호 접속부 상에 제2 층간 절연막을 형성하는 단계; 상기 매립된 상호 접속부 상에 형성된 상기 제2 층간 절연막 내에 상기 제2 층간 절연막의 표면으로부터 상기 매립된 상호 접속부로 연장되는 한 쌍의 제2 및 제3 콘택트 플러그를 형성하는 단계; 및 상기 제2 콘택트 플러그 상에, 제1 하부 전극, 제1 강유전성 막, 및 제1 상부 전극을 순서대로 순차적으로 적층함으로써 제1 강유전성 캐패시터를 형성하고, 상기 제3 콘택트 플러그 상에, 제2 하부 전극, 제2 강유전성 막, 및 제2 상부 전극을 순서대로 순차적으로 적층함으로써 제2 강유전성 캐패시터를 형성하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
이하, 본 발명의 실시예들이 첨부 도면을 참조하여 설명될 것이다. 다음 설명에 있어서, 도면에 있어 공통 부분들에 대해서는 동일한 참조 부호로 표기한다.
본 명세서에서 설명된 반도체 장치는 셀 트랜지스터들 및 강유전성 캐패시터들을 구비하는 강유전성 메모리이다. 강유전성 메모리는 소스 및 드레인을 갖는 트랜지스터(T)와, 한 쪽 및 다른 쪽 전극을 갖고, 한 쪽 전극에는 소스가 접속되고 다른 쪽 전극에는 드레인이 접속된 강유전성 캐패시터(C)를 각각 구비하는 직렬 접속된 메모리 셀들을 포함하는 직렬 접속된 TC 유닛형 강유전성 메모리이다.
[제1 실시예]
우선, 본 발명의 제1 실시예에 따른 강유전성 메모리 및 그 제조 방법이 설명된다.
도 2A는 제1 실시예에 따른 강유전성 메모리의 강유전성 캐패시터들의 배치도이다. 도 2B는 상기 강유전성 메모리의 구조를 도시하는 단면도이다.
도 2B에 도시된 바와 같이, 소스 및 드레인 확산층(12)은 반도체 기판(11)의 표면 영역에 분리되어 형성된다. 각각의 게이트 절연막(13)은 소스 및 드레인 확산층(12) 사이에 위치한 반도체 기판(11)의 부분 상에 형성된다. 셀 트랜지스터들의 게이트 전극들(14)은 각각의 게이트 절연막(13) 상에 형성된다.
층간 절연막(15)은 게이트 전극들(14)을 덮도록 반도체 기판(11) 상에 형성된다. 층간 절연막(16, 17)은 층간 절연막(15) 상에 순차적으로 형성된다. 층간 절연막(16) 상에 형성된 층간 절연막(17) 내에, 제1 및 제2 강유전성 캐패시터들을 구성하는 하부 전극(18A, 18B), 강유전성 막(19A, 19B), 및 상부 전극(20A, 20B)이 순서대로 형성된다. 제1 강유전성 캐패시터 및 제2 강유전성 캐패시터는 직렬 접속된 TC 유닛형 강유전성 메모리에 있어 한 쌍의 강유전성 캐패시터를 구성한다. 하부 전극으로서, 예를 들어, Ir, IrOx, Pt 또는 TiN을 포함하는 막이 사용된다. 강유전성 막으로서, 예를 들어, PZT 막이 사용되고, 상부 전극으로서, 예를 들어, Pt, Ir 또는 IrOx를 포함하는 막이 사용된다.
하부 전극들(18A) 아래 위치한 층간 절연막(16)의 부분들에는, 하부 전극들(18A)과 접촉하여 콘택트 플러그들(21A)이 형성된다. 하부 전극들(18B) 아래 위치한 층간 절연막(16)의 부분들에는, 하부 전극들(18B)과 접촉하여 콘택트 플러그들(21B)이 형성된다. 또한, 콘택트 플러그들(21A, 21B) 아래 위치한 층간 절연막(15)의 부분들에는, 대응하는 콘택트 플러그(21A, 21B) 양쪽에 각각이 접속되는 매립 상호 접속부들(22)이 형성된다. 매립 상호 접속부들(22) 아래 위치한 층간 절연막(15)의 부분들에는, 매립 상호 접속부들(22)에 각각 접속된 콘택트 플러그들(23)이 형성된다. 각각의 콘택트 플러그들(23)은 소스 및 드레인 확산층들(12) 중 하나에 전기적으로 접속된다.
즉, 한 쌍의 강유전성 캐패시터에서 한 쌍의 하부 전극(18A, 18B) 중 하부 전극(18A)은, 콘택트 플러그(21A), 매립 상호 접속부(22), 및 콘택트 플러그(23)로 구성되는 전류 통로(current passage)를 통해 확산층(12)에 전기적으로 접속된다. 마찬가지로, 하부 전극(18B)은, 콘택트 플러그(21B), 매립 상호 접속부(22), 및 콘택트 플러그(23)로 구성되는 전류 통로를 통해 확산층(12)에 전기적으로 접속된다. 콘택트 플러그(21A, 21B, 23) 및 매립 상호 접속부(22)를 형성하기 위해, 예를 들어, 텅스텐(W) 또는 폴리실리콘이 사용된다.
또한, 상부 전극들(20A) 상에 위치한 층간 절연막(17)의 부분들에는, 콘택트 플러그들(24A)이 형성되고, 각각의 콘택트 플러그들(24A) 상에는 상호 접속부들(25A)이 형성된다. 상부 전극들(20B) 상에 위치한 층간 절연막(17)의 부분들에는, 콘택트 플러그들(24B)이 형성되고, 각각의 콘택트 플러그들(24B) 상에는 상호 접속부들(25B)이 형성된다.
상호 접속부들(25B)과 대응 확산층들(12) 사이에 위치한 층간 절연막(17, 16, 15)의 부분들에는, 콘택트 플러그들(26)이 각각 형성되고, 상호 접속부들(25B) 각각은 콘택트 플러그(26)를 통해 확산층들(12) 중 대응하는 것에 전기적으로 접속된다. 또한, 각각의 상호 접속부(25B)는 콘택트 플러그(28A)를 통해 인접하는 강유전성 캐패시터의 상부 전극(27A)에 접속된다. 콘택트 플러그들(24A, 24B, 26, 28A) 및 상호 접속부들(25A, 25B)을 형성하기 위해, 예를 들어, Al, Cu 또는 Al과 Cu의 합금이 사용된다.
제1 실시예의 강유전성 메모리에서는, 동일 확산층(12)에 접속된 쌍으로 된 하부 전극(18A, 18B)은 분리되어 형성된다. 또한, 쌍으로 된 하부 전극(18A, 18B)에 각각 접속된 콘택트 플러그들(21A, 21B) 역시 분리되어 형성된다.
상기 구조를 갖는 강유전성 캐패시터에서, 상부 전극(20A, 20B), 강유전성 막(19A, 19B), 및 하부 전극(18A, 18B)은 1회의 마스크 공정 만을 사용하는 리소그래피 프로세스를 수행함으로써 형성될 수 있다. 따라서, 상부 및 하부 전극들 사이에 오정렬 마진을 제공하는 것이 불필요하게 되고, 도 2A에 도시된 바와 같이, 상부 전극(18A)의 외주와 하부 전극(20A)의 외주 간의 거리를 최소화할 수 있다.그 결과, 강유전성 캐패시터를 형성하기 위해 요구되는 영역이 감소될 수 있다.
다음으로, 제1 실시예의 강유전성 메모리의 제조 방법이 설명된다.
도 3 내지 도 7A, 7B는 강유전성 메모리의 제조 방법의 공정들을 도시하는 단면도이다.
예를 들어, 실리콘 산화막이 반도체 기판(11) 상에 형성되고, 폴리실리콘 막은 실리콘 산화막 상에 형성된다. 그 다음, 도 3에 도시된 바와 같이, 실리콘 산화막과 폴리실리콘 막이 패터닝되어, 실리콘 산화막으로 형성된 게이트 절연막들(13)과 폴리실리콘 막으로 형성된 게이트 전극들(14)이 반도체 기판(11) 상에 형성된다. 그 이후에, 마스크로서 게이트 전극(14)을 사용하여 불순물 이온 주입 프로세스가 수행되어, 게이트 전극들(14) 각각의 양측에 반도체 기판(11)의 표면 영역에 드레인 또는 소스 영역인 확산층들(12)이 형성된다.
다음에, 반도체 기판(11) 상에 게이트 전극(14) 및 확산층(12)을 덮도록 층간 절연막(15)이 형성된다. 그 다음, CMP법에 의해 층간 절연막(15)이 평탄화된다. 그 이후에, 예를 들어, RIE법에 의해 확산층(12) 상측에 위치하는 층간 절연막(15)의 부분들에 상호 접속부를 위한 홈들이 형성된다. 또한, 각각의 확산층(12)에 도달하도록 각각의 상호 접속부 홈의 중심부에 홀이 형성된다. 이러한 경우에, 상호 접속부 홈들이 형성된 이후에 홀들이 형성되지만, 홀을 먼저 형성하고 그 다음에 상호 접속 홈을 형성하는 것도 가능하다.
다음에는, 상호 접속부 홈과 홀이 형성된 층간 절연막(15) 상에, 예컨대, 텅스텐(W) 또는 폴리실리콘의 플러그 재료가 퇴적된다. 그 다음, 층간 절연막(15)상의 플러그 재료가 CMP법에 의해 평평해 진다. 그 결과, 플러그 재료가 상호 접속부 홈 및 홀 내에 매립되어 확산층(12)에 도달함으로써, 상호 접속부 홈 내에 매립 상호 접속부(22)를 형성하고 홀 내에 콘택트 플러그(23)를 형성한다.
그 다음에, 매립 상호 접속부(22) 및 층간 절연막(15) 상에 층간 절연막(16)이 형성된다. 또한, 각각의 매립 상호 접속부(22) 상에 위치한 층간 절연막(16)의 부분들에, 한 쌍의 홀이 형성된다. 그 다음, 쌍으로 된 홀들이 형성된 층간 절연막(16) 상에 텅스텐(W) 또는 폴리실리콘의 플러그 재료가 퇴적된다. 그 다음, 층간 절연막(16) 상의 플러그 재료는 CMP법에 의해 평탄화된다. 그 결과, 플러그 재료가 홀에 매립되어 매립 상호 접속부(22)에 도달하고, 이로써 콘택트 플러그(21A, 22B)가 형성될 수 있다.
그 이후에, 도 3에 도시된 구조 상에는, 도 4에 도시된 바와 같이, 강유전성 캐패시터를 구성하는 하부 전극, 강유전성 막, 및 상부 전극을 각각 구성하기 위해 이용되는 막들(18, 19, 20)이 순서대로 형성된다. 이러한 경우에, 하부 전극을 형성하기 위해 이용되는 막의 재료로는, 강유전성 막이 결정화될 때 발생되는 산소가 플러그에 침입하는 것을 막는 재료가 사용된다. 강유전성 막은, 예컨대, RTA(rapid thermal annealing)법을 사용함으로써 1분 동안 600℃의 산소 분위기에서 결정화된다. 전술한 바와 같이, 하부 전극으로서는, 예컨대, Ir, IrOx, Pt 또는 TiN을 포함하는 막이 사용된다. 또한, 강유전성 막으로는, 예컨대, PZT막이 사용되고, 상부 전극으로는, 예컨대, Pt, Ir 또는 IrOx를 포함하는 막이 사용된다.
다음으로, 상부 전극을 형성하기 위해 이용될 막(20) 상에 예컨대, 스퍼터링법을 사용하여 대략 100Å의 막두께로 알루미늄 산화막(30)이 퇴적된다. 그 다음, 알루미늄 산화막(30)이 충분히 산화되고 절연되도록, 400℃의 산소 분위기에서 어닐링된다. 또한, 알루미늄 산화막(30) 상에는 플라즈마 CVD법에 의해 플라즈마 산화막(31)이 형성된다. 알루미늄 산화막(30)은 상부 전극을 형성하기 위해 이용되는 막(20)과 플라즈마 산화막(31) 사이의 점착력을 향상시키는 막으로서, 플라즈마 산화막(31)이 증착될 때, 상부 전극을 형성하기 위해 이용되는 막(20) 상에 손상이 생기는 것을 억제하는 효과를 갖는다. 플라즈마 산화막(31)은, 강유전성 캐패시터, 즉, 하부 전극, 강유전성 막, 및 상부 전극이 형성될 때, 마스크로서 사용된다.
그 다음, 포토레지스트 패턴이 형성되어, 각 쌍의 콘택트 플러그들(21A, 21B) 상에 한 쌍의 강유전성 캐패시터가 형성될 수 있다. 플라즈마 산화막(31)은 포토레지스트 패턴을 사용하여 가공된다. 그 이후에, 애싱 프로세스(ashing process)공정에 의해 포토레지스트 패턴이 제거된다. 그 다음, 도 5B에 도시된 바와 같이, 플라즈마 산화막(31)을 마스크로서 사용하여, 예컨대, Ar/Cl2-계 가스를 사용하여 상부 전극(20A, 20B), 강유전성 막(19A, 19B), 및 하부 전극(18A, 18B)을 형성한다. 이러한 경우에, 상기 가스에 산소를 추가함으로써, 마스크인 플라즈마 산화막(31)의 에칭율이 최소화될 수 있고, 캐패시터 재료(상부 전극, 강유전성 막, 하부 전극)에 대한 그것의 선택비가 증가될 수 있다.
상기 형성 공정에 의해 형성된 쌍으로 된 캐패시터에서는, 하부 전극들(18A,18B)이 서로 접속될 수 있다. 이로써, 쌍으로 된 하부 전극들(18A, 18B)은 콘택트 플러그(21A, 21B) 및 매립 상호 접속부(22)를 통해 전기적으로 접속되기 때문에, 쌍으로 된 캐패시터는 소망대로 동작한다.
즉, 도 6A에 도시된 바와 같이, 하부 전극(18C)이 분리되지 않고, 상부 전극(20AA, 20BB)이 서로 분리되고, 강유전성 막(19AA, 19BB)이 서로 분리된 구조가 사용될 수도 있다. 또한, 도 6B에 도시된 바와 같이, 하부 전극(18C)이 분리되지 않고, 강유전성 막(19C)도 분리되지 않고, 상부 전극(20AA, 20BB)만 서로 분리된 구조가 사용될 수도 있다.
다음에, 상부 전극 상의 플라즈마 산화막(31)과 알루미늄 산화막(30)이 제거된 이후에, 도 7A에 도시된 바와 같이, 상부 전극(20A)의 상면과, 상부 전극(20A), 강유전성 막(19A), 및 하부 전극(18A)으로 형성된 강유전성 캐패시터의 측면과, 층간 절연막(16) 상에 알루미늄 산화막(32)이 대략 100Å의 막 두께로 형성된다. 알루미늄 산화막(32)은 산소가 콘택트 플러그(21A, 21B)에 침입하는 것을 막고, 현 공정 이후에 수행되는 산소 고온 리커버리 어닐링 단계(oxygen high-temperature recovery annealing step)에서 콘택트 플러그(21A, 21B)의 산화가 억제되고, 강유전성 캐패시터 상에 층간 절연막(17)이 퇴적될 때 발생되는 손상이 억제되는 효과를 갖는다.
다음에, 알루미늄 산화막(32) 상에 층간 절연막(17)이 증착된다. 그 다음, 층간 절연막(17)의 표면은 CMP법에 의해 평탄화된다. 필요하다면, 도 7B에 도시된 바와 같이, 알루미늄 산화막(32) 상의 층간 절연막(17) 내에 알루미늄 산화막(33)이 형성될 수도 있다. 알루미늄 산화막(33)이 형성된다면, 나중에 수행되는 다층화된(multi-layered) 상호 접속부 형성 공정에서 손상이 생기는 것을 막을 수 있다. 도 7A, 7B 이외의 도면에서, 알루미늄 산화막(32, 33)은 생략된다.
다음에, 상부 전극(20A, 20B)에 도달하는 홀들과 확산층(12)에 도달하는 홀들이 층간 절연막(17) 내에 형성된다. 또한, 상기 홀에 접속된 상호 접속부 홈들이 층간 절연막(17) 내에 형성된다. 그 다음, 산소 고온 리커버리 어닐링 공정이 수행된다. 그 이후에, TiN 막이 상기 홀 및 상호 접속부 홈 내와, 층간 절연막(17) 상에 형성된다. Al, Cu 또는 Al와 Cu의 합금이 TiN 막 상에 퇴적되어, 홀 및 상호 접속 홈을 메운다. 그 다음, 층간 절연막(17)이 CMP법에 의해 평탄화된다. 그 결과, 도 2B에 도시된 바와 같이, 콘택트 플러그(24A, 24B, 26) 및 매립된 상호 접속부(25A, 25B)가 형성된다.
상기 제조 방법에 의해 형성된 강유전성 캐패시터의 배치도가 도 8A에 도시된다. 또한, 종래의 강유전성 캐패시터의 배치도가 도 8B에 도시된다. 제1 실시예에 있어 캐패시터의 영역이 종래의 캐패시터의 영역보다 작다는 것은 도 8A 및 8B로부터 명백히 알 수 있다. 즉, 제1 실시예에 있어 캐패시터의 하부 전극(18A, 18B)의 외형 사이즈는 종래의 하부 전극(106)의 외형 사이즈보다 작게 될 수 있다. 이는, 제1 실시예에 있어 캐패시터의 상부 및 하부 전극이 동일한 리소그래피 공정에 의해 형성되므로, 상부 및 하부 전극 간의 오정렬 마진을 설정할 필요가 없기 때문이다. 또한, 셀 트랜지스터들 간의 거리는 강유전성 캐패시터의 영역을 줄임으로써 작게 할 수 있다. 그 결과, 다수의 강유전성 캐패시터 및 셀 트랜지스터가형성되는 강유전성 메모리의 영역을 줄일 수 있다.
또한, 엄격하게 말해서, 종래의 직렬 접속된 TC 유닛형 강유전성 메모리의 캐패시터 구조에서는, 상부 및 하부 전극이 오정렬 된다면 쌍으로 된 캐패시터들을 대칭적으로 형성하는 것이 불가능하지만, 제1 실시예에 있어서는, 정확히 동일한 구조를 갖는 캐패시터들이 형성될 수 있다.
[제2 실시예]
다음에, 본 발명의 제2 실시예에 따른 강유전성 메모리가 설명된다. 도 2A에 도시된 제1 실시예의 구성에서, 확산층(12)을 한 쌍의 하부 전극(18A, 18B)에 전기적으로 접속하는 콘택트 플러그들이 단일 콘택트 플러그로 형성되고, 측벽 절연막들이 각각의 셀 트랜지스터의 게이트 전극의 측벽 표면들에 형성되고, 캡 절연막이 각각의 게이트 전극의 상면에 형성된다.
도 9는 제2 실시예에 따른 강유전성 메모리의 구조를 도시하는 단면도이다.
도 9에 도시된 바와 같이, 소스 및 드레인 확산층(12)이 반도체 기판(11)의 표면 영역에 분리되어 형성된다. 게이트 절연막들(13)이 소스 및 드레인 확산층(12) 사이에 위치한 반도체 기판(11)의 부분 상에 각각 형성된다. 셀 트랜지스터의 게이트 전극들(14)이 각각의 게이트 절연막(13) 상에 형성된다.
측벽 절연막들(34)이 각 게이트 전극(14)의 측벽 표면 상에 형성된다. 또한, 캡 절연막(35)이 각 게이트 전극(14)의 상면에 형성된다. 층간 절연막(15)이 확산층(12)과 게이트 전극(14)을 덮도록 반도체 기판(11) 상에 형성된다. 제1 및 제2 강유전성 캐패시터를 각각 포함하는 강유전체 캐패시터 쌍들이 층간절연막(15) 상에 형성된다. 즉, 하부 전극(18A), 강유전성 막(19A), 및 상부 전극(20A)이 층간 절연막(15) 상에, 저부로부터 순서대로 순차적으로 형성된다. 제1 강유전성 캐패시터들 각각은 하부 전극(18A), 강유전성 막(19A), 및 상부 전극(20A)으로 구성된다. 마찬가지로, 하부 전극(18B), 강유전성 막(19B), 및 상부 전극(20B)이 층간 절연막(15) 상에, 저부로부터 순서대로 순차적으로 형성된다. 제2 강유전성 캐패시터들 각각은 하부 전극(18B), 강유전성 막(19B), 및 상부 전극(20B)으로 구성된다.
콘택트 플러그들(36)이 확산층들(12) 중 대응하는 것과, 대응하는 한 쌍의 하부 전극(18A, 18B) 사이에 위치한 층간 절연막(15)의 부분에 각각 형성된다. 콘택트 플러그(36)는 확산층(12)을 대응하는 한 쌍의 하부 전극(18A, 18B)에 전기적으로 접속한다. 또한, 콘택트 플러그(36)의 부분은 확산층(12)의 양측에 배치된 2개의 게이트 전극(14) 상의 캡 절연막(35)과 중첩된다. 제2 실시예에서는, 각각의 강유전성 캐패시터 쌍의 2개의 하부 전극(18A, 18B)이 완전히 분리된다.
상기 구조를 갖는 강유전성 캐패시터에 있어, 상부 전극(20A, 20B), 강유전성 막(19A, 19B), 및 하부 전극(18A, 18B)은 하나의 마스크만을 이용하는 포토리소그래피 프로세스를 수행하는 것에 의해 형성될 수 있다. 따라서, 상부 전극(20A, 20B) 및 하부 전극(18A, 18B) 사이에 오정렬 마진을 제공하는 것이 불필요하게 되고, 상부 전극(20A)의 외주와 하부 전극(18A)의 외주 간의 거리를 작게 할 수 있다. 마찬가지로, 상부 전극(20B)의 외주와 하부 전극(18B)의 외주 간의 거리를 최소화할 수 있다. 그 결과, 강유전성 캐패시터를 형성하기 위해 요구되는 영역을줄일 수 있다.
또한, 강유전성 캐패시터의 영역이 감소될 수 있기 때문에, 셀 트랜지스터들 간의 거리를 작게 할 수 있다. 그 결과, 복수의 강유전성 캐패시터 및 셀 트랜지스터가 형성되는 강유전성 메모리의 영역을 줄일 수 있다.
제2 실시예에서는, 하부 전극(18A, 18B)과 콘택트 플러그(36) 간의 접촉 영역을 크게 설정할 수 있기 때문에, 하부 전극(18A, 18B)과 콘택트 플러그(36) 사이 부분의 전기적 저항율을 낮게 할 수 있다.
또한, 도 10에 도시된 바와 같이, 제2 실시예의 제1 변형예로서, 각각의 강유전성 캐패시터 쌍에 있어서, 2개의 상부 전극(20A, 20B)이 서로 완전히 분리되고, 강유전성 막들(19A, 19B)이 서로 완전히 분리되고, 하부 전극(18)은 나누어지지 않은 구조가 사용될 수 있다.
도 11에 도시된 바와 같이, 제2 실시예의 제2 변형예로서, 각각의 강유전성 캐패시터 쌍에 있어서, 2개의 상부 전극(20A, 20B)만 서로 분리되고, 강유전성 막(19) 및 하부 전극(18)은 나누어지지 않은 구조가 사용될 수 있다.
제1 및 제2 변형예의 구조에서는, 제2 실시예와 동일한 효과를 얻을 수 있다. 제2 실시예와, 제1 및 제2 변형예에서는, 확산층(12)과 접촉하여 형성된 콘택트 플러그(36)가 마스크로서 게이트 전극(14)이 사용된 자기-정렬 프로세스에서 형성되는 예가 되시되어 있다.
제1 및 제2 실시예와, 제2 실시예의 변형예들에서는, 다음 재료가 사용될 수 있다. Pt, Ir, Ru 및 Sr 중 적어도 하나를 포함하는 재료가 상부 전극으로서 사용될 수 있다. 예를 들어, SRO 전극, RuOx 전극 등이 사용될 수 있다. 또한, 강유전성 막으로서, 예를 들어, 적층된 형태의 페로브스카이트 구조(layered-form perovskite structure)를 갖는 PZT, PTO, 또는 BTO나 SBT가 사용될 수도 있다. 하부 전극으로서, Pt, Ir, Ru, Sr, Ti 및 Al 중 적어도 하나를 포함하는 재료가 사용될 수 있다.
또한, 상기 실시예들 각각은 독립적으로 수행될 수도 있고, 상기 실시예들은 적절하게 조합되어 수행될 수도 있다. 상기 실시예들에서는, 다양한 단계의 독창적인 개념들이 포함되고, 상기 실시예에 개시된 복수의 구성 요소들을 적절히 조합함으로써 상기 다양한 단계의 독창적인 개념들이 추출될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 다르면, 포토리소그래피 프로세스를 1회 수행함으로써 쌍으로 된 캐패시터를 형성하는 것에 의해, 칩 상의 각각의 캐패시터 쌍의 점유 영역이 작게 될 수 있는 반도체 장치 및 그 제조 방법이 제공된다.
추가적인 장점 및 변형은 당업자에 의해 쉽게 유추될 것이다. 따라서, 보다 넓은 양태에 있어서의 발명은 여기 도시되고 기술된 특정 상세 및 대표적인 실시예에 한정되지 않는다. 따라서, 첨부 청구항 및 그들의 등가물에 의해 정의된 바와 같은 전반적인 창의적 개념의 진의 또는 범주에서 벗어나지 않고서 다양한 변형들이 실시될 수 있다.

Claims (28)

  1. 반도체 기판의 표면 영역에 형성된 제1 반도체 영역;
    상기 반도체 기판의 상기 표면 영역에서 상기 제1 반도체 영역과 분리되어 형성된 제2 반도체 영역;
    상기 제1 및 제2 반도체 영역 사이에 배치되는 상기 반도체 기판의 부분 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 제1 반도체 영역, 제2 반도체 영역 및 게이트 전극을 덮도록 상기 반도체 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 상에 형성된 제1 및 제2 하부 전극;
    상기 층간 절연막 내에 형성되고 상기 제1 하부 전극과 접촉하는 제1 콘택트 플러그;
    상기 층간 절연막 내에 상기 제1 콘택트 플러그로부터 분리되어 형성되고 상기 제2 하부 전극과 접촉하는 제2 콘택트 플러그;
    상기 제1 하부 전극 상에 형성된 제1 강유전성 막;
    상기 제1 강유전성 막 상에 형성된 제1 상부 전극;
    상기 제2 하부 전극 상에 형성된 제2 강유전성 막; 및
    상기 제2 강유전성 막 상에 형성된 제2 상부 전극
    을 포함하는 반도체 장치.
  2. 반도체 기판의 표면 영역에 형성된 제1 반도체 영역;
    상기 반도체 기판의 상기 표면 영역에서 상기 제1 반도체 영역과 분리되어 형성된 제2 반도체 영역;
    상기 제1 및 제2 반도체 영역 사이에 배치되는 상기 반도체 기판의 부분 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 제1 반도체 영역, 제2 반도체 영역, 및 게이트 전극을 덮도록 상기 반도체 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 상에 형성된 제1 및 제2 하부 전극;
    상기 층간 절연막 내에 형성되고 상기 제1 하부 전극과 접촉하며, 상기 제1 반도체 영역에 전기적으로 접속되는 제1 콘택트 플러그;
    상기 층간 절연막 내에 상기 제1 콘택트 플러그로부터 분리되어 형성되고 상기 제2 하부 전극과 접촉하며, 상기 제1 반도체 영역에 전기적으로 접속되는 제2 콘택트 플러그;
    상기 제1 하부 전극 상에 형성된 제1 강유전성 막;
    상기 제1 강유전성 막 상에 형성된 제1 상부 전극;
    상기 제2 하부 전극 상에 형성된 제2 강유전성 막; 및
    상기 제2 강유전성 막 상에 형성된 제2 상부 전극
    을 포함하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1 및 제2 하부 전극은 분리되어 형성되는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 제1 및 제2 하부 전극은 일체로 형성되는 반도체 장치.
  5. 제4항에 있어서, 상기 제1 및 제2 강유전성 막은 일체로 형성되는 반도체 장치.
  6. 제1항 또는 제2항에 있어서, 상기 제1 및 제2 콘택트 플러그는 상기 제1 반도체 영역과 상기 제1 및 제2 하부 전극 사이에 위치한 상기 층간 절연막의 부분에 일체로 형성되고, 상기 일체로 형성된 상기 콘택트 플러그들은 상기 제1 반도체 영역과 접촉하여 형성되는 반도체 장치.
  7. 제2항에 있어서, 상기 제1 및 제2 콘택트 플러그는 상기 제1 반도체 영역과 상기 제1 및 제2 하부 전극 사이에 위치한 상기 층간 절연막의 부분에 일체로 형성되는 반도체 장치.
  8. 제1항 또는 제2항에 있어서, 상기 제1 상부 전극은 상기 제2 반도체 영역에접속되는 반도체 장치.
  9. 제1항 또는 제2항에 있어서, 상기 제1 하부 전극, 제1 강유전성 막, 및 제1 상부 전극이 조합되어 제1 강유전성 캐패시터를 구성하고, 상기 제2 하부 전극, 제2 강유전성 막, 및 제2 상부 전극이 조합되어 제2 강유전성 캐패시터를 구성하는 반도체 장치.
  10. 제9항에 있어서, 상기 제1 반도체 영역은 소스이고, 상기 제2 반도체 영역은 드레인이고, 상기 게이트 전극, 소스, 드레인, 및 반도체 기판이 조합되어 셀 트랜지스터를 구성하는 반도체 장치.
  11. 제10항에 있어서, 직렬 접속된 TC 유닛형 강유전성 메모리는, 상기 소스, 및 상기 드레인을 구비하는 상기 셀 트랜지스터(T)와, 한 쪽 및 다른 쪽 전극을 갖고, 한 쪽 전극에는 소스가 접속되고 다른 쪽 전극에는 드레인이 접속된 상기 제1 강유전성 캐패시터(C)를 각각 구비하는 직렬 접속된 메모리 셀들을 포함하는 반도체 장치.
  12. 반도체 기판의 표면 영역에 형성된 제1 반도체 영역;
    상기 반도체 기판의 상기 표면 영역에서 상기 제1 반도체 영역과 분리되어 형성된 제2 반도체 영역;
    상기 제1 및 제2 반도체 영역 사이에 배치되는 상기 반도체 기판의 부분 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 제1 반도체 영역, 제2 반도체 영역 및 게이트 전극을 덮도록 상기 반도체 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 상에 형성된 제1 및 제2 하부 전극;
    상기 제1 반도체 영역과 상기 제1 및 제2 하부 전극 사이에 배치되는 상기 층간 절연막의 부분에 형성된 콘택트 플러그;
    상기 제1 하부 전극 상에 형성된 제1 강유전성 막;
    상기 제1 강유전성 막 상에 형성된 제1 상부 전극;
    상기 제2 하부 전극 상에 형성된 제2 강유전성 막; 및
    상기 제2 강유전성 막 상에 형성된 제2 상부 전극
    을 포함하는 반도체 장치.
  13. 반도체 기판의 표면 영역에 형성된 제1 반도체 영역;
    상기 반도체 기판의 상기 표면 영역에서 상기 제1 반도체 영역과 분리되어 형성된 제2 반도체 영역;
    상기 제1 및 제2 반도체 영역 사이에 배치되는 상기 반도체 기판의 부분 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 제1 반도체 영역, 제2 반도체 영역, 및 게이트 전극을 덮도록 상기 반도체 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 상에 형성된 제1 및 제2 하부 전극;
    상기 층간 절연막 내에 형성되고 상기 제1 하부 전극과 접촉하는 제1 콘택트 플러그;
    상기 층간 절연막 내에 형성되고 상기 제2 하부 전극과 접촉하는 제2 콘택트 플러그;
    상기 층간 절연막 내에 형성되고 상기 제1 반도체 영역과 접촉하며, 상기 제1 콘택트 플러그 및 상기 제2 콘택트 플러그에 전기적으로 접속되는 제3 콘택트 플러그;
    상기 제1 하부 전극 상에 형성된 제1 강유전성 막;
    상기 제1 강유전성 막 상에 형성된 제1 상부 전극;
    상기 제2 하부 전극 상에 형성된 제2 강유전성 막; 및
    상기 제2 강유전성 막 상에 형성된 제2 상부 전극
    을 포함하는 반도체 장치.
  14. 제12항 또는 제13항에 있어서, 상기 제1 및 제2 하부 전극은 분리되어 형성되는 반도체 장치.
  15. 제12항 또는 제13항에 있어서, 상기 제1 및 제2 하부 전극은 일체로 형성되는 반도체 장치.
  16. 제15항에 있어서, 상기 제1 및 제2 강유전성 막은 일체로 형성되는 반도체 장치.
  17. 제12항 또는 제13항에 있어서, 상기 콘택트 플러그는 상기 게이트 전극 위쪽 부분과 부분적으로 중첩하도록 형성되는 반도체 장치.
  18. 제12항 또는 제13항에 있어서, 상기 제1 상부 전극은 상기 제2 반도체 영역에 접속되는 반도체 장치.
  19. 제12항 또는 제13항에 있어서, 상기 제1 하부 전극, 제1 강유전성 막, 및 제1 상부 전극이 조합되어 제1 강유전성 캐패시터를 구성하고, 상기 제2 하부 전극, 제2 강유전성 막, 및 제2 상부 전극이 조합되어 제2 강유전성 캐패시터를 구성하는 반도체 장치.
  20. 제19항에 있어서, 상기 제1 반도체 영역은 소스이고, 상기 제2 반도체 영역은 드레인이며, 상기 게이트 전극, 소스, 드레인, 및 반도체 기판이 조합되어 셀 트랜지스터를 구성하는 반도체 장치.
  21. 제20항에 있어서, 직렬 접속된 TC 유닛형 강유전성 메모리는, 상기 소스 및 드레인을 구비하는 상기 셀 트랜지스터(T)와, 한 쪽 및 다른 쪽 전극을 갖고, 한 쪽 전극에는 소스가 접속되고 다른 쪽 전극에는 드레인이 접속된 상기 제1 강유전성 캐패시터(C)를 각각 구비하는 직렬 접속된 메모리 셀들을 포함하는 반도체 장치.
  22. 반도체 기판의 표면 영역에 형성된 제1 반도체 영역들;
    상기 반도체 기판의 상기 표면 영역에서 상기 제1 반도체 영역들과 분리되어 형성된 제2 반도체 영역들;
    상기 제1 반도체 영역들 및 상기 제2 반도체 영역들 사이에 배치되는 상기 반도체 기판의 부분들 상에 각각 형성된 게이트 절연막들;
    상기 게이트 절연막들 상에 각각 형성된 게이트 전극들;
    상기 제1 반도체 영역들, 제2 반도체 영역들 및 게이트 전극들을 덮도록 상기 반도체 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 상에 형성된 제1 하부 전극들;
    상기 층간 절연막 상에 상기 제1 하부 전극들로부터 분리되어 형성된 제2 하부 전극들;
    상기 제1 반도체 영역들과 상기 제1 및 제2 하부 전극들 사이에 위치한 상기 층간 절연막의 부분들에 형성된 콘택트 플러그들;
    상기 제1 하부 전극들 상에 각각 형성된 제1 강유전성 막들;
    상기 제1 강유전성 막들 상에 각각 형성된 제1 상부 전극들;
    상기 제2 하부 전극들 상에 각각 형성된 제2 강유전성 막들; 및
    상기 제2 강유전성 막들 상에 각각 형성된 제2 상부 전극들
    을 포함하는 반도체 장치.
  23. 반도체 기판의 표면 영역에 형성된 제1 반도체 영역;
    상기 반도체 기판의 상기 표면 영역에서 상기 제1 반도체 영역과 분리되어 형성된 제2 반도체 영역;
    상기 제1 반도체 영역 및 상기 제2 반도체 영역 사이에 배치되는 상기 반도체 기판의 부분 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되고, 상면 및 측면을 갖는 게이트 전극;
    상기 게이트 전극의 상면 상에 형성된 캡 절연막;
    상기 게이트 전극의 측면 상에 형성된 측벽 절연막;
    상기 제1 반도체 영역, 상기 제2 반도체 영역, 상기 캡 절연막, 및 상기 측벽 절연막을 덮도록 상기 반도체 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 상에 형성된 제1 하부 전극;
    상기 층간 절연막 상에 상기 제1 하부 전극으로부터 분리되어 형성된 제2 하부 전극;
    상기 층간 절연막 내에 형성되고, 상기 제1 반도체 영역, 상기 제1 및 제2 하부 전극, 상기 캡 절연막, 및 상기 측벽 절연막과 접촉하는 콘택트 플러그;
    상기 제1 하부 전극 상에 형성된 제1 강유전성 막;
    상기 제1 강유전성 막 상에 형성된 제1 상부 전극;
    상기 제2 하부 전극 상에 형성된 제2 강유전성 막; 및
    상기 제2 강유전성 막 상에 형성된 제2 상부 전극
    을 포함하는 반도체 장치.
  24. 제22항 또는 제23항에 있어서, 상기 게이트 전극들의 어레이 방향으로, 상기 콘택트 플러그의 단면의 폭은 상기 제1 반도체 영역의 양측에 배치되는 상기 게이트 전극들 간의 거리보다 큰 반도체 장치.
  25. 제24항에 있어서, 상기 콘택트 플러그는 상기 제1 반도체 영역의 양측에 배치된 2개의 게이트 전극을 마스크로서 사용하여 자기-정렬 프로세스에 의해 형성되고, 상기 콘택트 플러그는 상기 2개의 게이트 전극 위쪽 부분과 부분적으로 중첩하는 반도체 장치.
  26. 반도체 기판 위에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측에 상기 반도체 기판의 표면 상에 소스 및 드레인 확산층을 형성하는 단계;
    상기 게이트 전극과, 소스 및 드레인 확산층을 덮도록 상기 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 소스 확산층 및 상기 드레인 확산층 중 하나 위에 위치한 상기 제1 층간 절연막 내에, 매립 상호 접속부와, 상기 매립 상호 접속부의 일부로부터 상기 소스 확산층 및 상기 드레인 확산층 중 하나로 연장되는 제1 콘택트 플러그를 형성하는 단계;
    상기 제1 층간 절연막 상에, 및 상기 제1 콘택트 플러그를 포함하는 상기 매립 상호 접속부 상에 제2 층간 절연막을 형성하는 단계;
    상기 매립 상호 접속부 상에 형성된 상기 제2 층간 절연막 내에, 상기 제2 층간 절연막의 표면으로부터 상기 매립 상호 접속부로 연장되는 한 쌍의 제2 및 제3 콘택트 플러그를 형성하는 단계; 및
    상기 제2 콘택트 플러그 상에 제1 하부 전극, 제1 강유전성 막, 및 제1 상부 전극을 순서대로 순차적으로 적층함으로써 제1 강유전성 캐패시터를 형성하고, 상기 제3 콘택트 플러그 상에 제2 하부 전극, 제2 강유전성 막, 및 제2 상부 전극을 순서대로 순차적으로 적층함으로써 제2 강유전성 캐패시터를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  27. 제26항에 있어서, 상기 제1 및 제2 하부 전극은 일체로 형성되고, 상기 제1 및 제2 강유전성 막은 분리되어 형성되며, 상기 제1 및 제2 상부 전극은 분리되어 형성되는 반도체 장치 제조 방법.
  28. 제26항에 있어서, 상기 제1 및 제2 하부 전극은 일체로 형성되고, 상기 제1 및 제2 강유전성 막은 일체로 형성되며, 상기 제1 및 제2 상부 전극은 분리되어 형성되는 반도체 장치 제조 방법.
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