JP2002100741A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2002100741A JP2002100741A JP2000301258A JP2000301258A JP2002100741A JP 2002100741 A JP2002100741 A JP 2002100741A JP 2000301258 A JP2000301258 A JP 2000301258A JP 2000301258 A JP2000301258 A JP 2000301258A JP 2002100741 A JP2002100741 A JP 2002100741A
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- JP
- Japan
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- cell
- ferroelectric
- capacitor
- bit line
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- Pending
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Abstract
(57)【要約】 （修正有）
【課題】動作マージンが大きい１トランジスタ２キャパ
シタ型セルを用いて、同一設計ルールにおいて１トラン
ジスタ１キャパシタ型セルと同程度の小さなセルサイズ
を実現した半導体記憶装置を提供する。 【解決手段】コンタクトプラグ６上に接続された強誘電
体キャパシタ部分を、ひとつの下部電極７上に強誘電体
８を挟んで２つの上部電極９を配置し各上部電極上に各
プレート線１１を配置した１トランジスタ２キャパシタ
型強誘電体メモリセル。
シタ型セルを用いて、同一設計ルールにおいて１トラン
ジスタ１キャパシタ型セルと同程度の小さなセルサイズ
を実現した半導体記憶装置を提供する。 【解決手段】コンタクトプラグ６上に接続された強誘電
体キャパシタ部分を、ひとつの下部電極７上に強誘電体
８を挟んで２つの上部電極９を配置し各上部電極上に各
プレート線１１を配置した１トランジスタ２キャパシタ
型強誘電体メモリセル。
Description
【０００１】
【０００２】この発明は強誘電体メモリ及び強誘電体メ
モリを組み込んだ半導体集積装置の製造に関するもので
ある。
モリを組み込んだ半導体集積装置の製造に関するもので
ある。
【０００３】強誘電体メモリは、ＤＲＡＭとほぼ同じア
ーキテクチャを採り、セルキャパシタ部分を強誘電体材
料に置き換えた不揮発性の半導体記憶装置である。将来
的には、ＤＲＡＭやＦＬＡＳＨメモリを凌駕するポテン
シャルを秘めた新しいメモリデバイスである。
ーキテクチャを採り、セルキャパシタ部分を強誘電体材
料に置き換えた不揮発性の半導体記憶装置である。将来
的には、ＤＲＡＭやＦＬＡＳＨメモリを凌駕するポテン
シャルを秘めた新しいメモリデバイスである。
【０００４】このデバイスは当初２トランジスタ２キャ
パシタ（以下、２Ｔ２Ｃ）で１セルであった。このセル
だと読み出しに際して必ず大きな分極反転電流が流れる
ために極めて確実な動作が提供される。ただし、セル面
積が大きいのが難点である。ＤＲＡＭと同じ１トランジ
スタ１キャパシタ（以下、１Ｔ１Ｃ）で１セルというメ
モリセルも可能で、この場合が最もセル面積が小さくな
る。
パシタ（以下、２Ｔ２Ｃ）で１セルであった。このセル
だと読み出しに際して必ず大きな分極反転電流が流れる
ために極めて確実な動作が提供される。ただし、セル面
積が大きいのが難点である。ＤＲＡＭと同じ１トランジ
スタ１キャパシタ（以下、１Ｔ１Ｃ）で１セルというメ
モリセルも可能で、この場合が最もセル面積が小さくな
る。
【０００５】第２図ａは、１Ｔ１Ｃセルの折り返しビッ
ト線方式メモリセルとしたときのスタック型デバイス構
造の断面である。ワード線やビット線のレイアウトは同
一設計ルールのＤＲＡＭと全く同じである。この図につ
いて説明する。シリコン基板１上にＬＯＣＯＳ３で素子
分離する。４はワード線などのトランスファーゲートで
あり、２はソース／ドレインである。一方はビット線５
に接続され、他方はポリシリコンプラグ６に接続され
る。そして、強誘電体キャパシタ（下部電極７，強誘電
体８，上部電極９）を配置する。強誘電体キャパシタの
上部電極９は酸化膜１０を介してプレート線であるメタ
ル配線１１と接続する。
ト線方式メモリセルとしたときのスタック型デバイス構
造の断面である。ワード線やビット線のレイアウトは同
一設計ルールのＤＲＡＭと全く同じである。この図につ
いて説明する。シリコン基板１上にＬＯＣＯＳ３で素子
分離する。４はワード線などのトランスファーゲートで
あり、２はソース／ドレインである。一方はビット線５
に接続され、他方はポリシリコンプラグ６に接続され
る。そして、強誘電体キャパシタ（下部電極７，強誘電
体８，上部電極９）を配置する。強誘電体キャパシタの
上部電極９は酸化膜１０を介してプレート線であるメタ
ル配線１１と接続する。
【０００６】第２図ｂはプレート線１１と強誘電体キャ
パシタ７，８，９のみのレイアウトである。プレート線
１１はワード線４ごとに存在するので折り返しビット線
方式ではキャパシタ上を２本のプレート線が配置され、
ひとつおきにコンタクト１２が落ちる。
パシタ７，８，９のみのレイアウトである。プレート線
１１はワード線４ごとに存在するので折り返しビット線
方式ではキャパシタ上を２本のプレート線が配置され、
ひとつおきにコンタクト１２が落ちる。
【０００７】
【発明が解決しようとする課題】１Ｔ１Ｃ型セルは動作
マージンを十分に確保できず全体として正常な動作を保
証することが難しい。その主な理由として、各セルキャ
パシタの特性のばらつきやリファレンスキャパシタの早
い劣化やばらつきがある。本発明は、１Ｔ１Ｃセルと同
じ設計ルール同じセル面積でありながら、確実な動作が
可能な半導体記憶装置を提供しようとするものである。
マージンを十分に確保できず全体として正常な動作を保
証することが難しい。その主な理由として、各セルキャ
パシタの特性のばらつきやリファレンスキャパシタの早
い劣化やばらつきがある。本発明は、１Ｔ１Ｃセルと同
じ設計ルール同じセル面積でありながら、確実な動作が
可能な半導体記憶装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】１トランジスタ２キャパ
シタ（以下、１Ｔ２Ｃ）で１セルという動作方式も可能
である。例えばＵＳ ｐａｔｅｎｔ（４，８５３，８９
３）にその回路構成及びひとつの動作方法について説明
がある。このセルは２Ｔ２Ｃセルと同じで読み出しに際
して必ず分極反転電流が流れるので動作が確実である。
しかもセルキャパシタ特性のばらつきに関係なくビット
線電位は基準電位より大きいか小さいかを示すのでキャ
パシタ特性のばらつきにも強い。
シタ（以下、１Ｔ２Ｃ）で１セルという動作方式も可能
である。例えばＵＳ ｐａｔｅｎｔ（４，８５３，８９
３）にその回路構成及びひとつの動作方法について説明
がある。このセルは２Ｔ２Ｃセルと同じで読み出しに際
して必ず分極反転電流が流れるので動作が確実である。
しかもセルキャパシタ特性のばらつきに関係なくビット
線電位は基準電位より大きいか小さいかを示すのでキャ
パシタ特性のばらつきにも強い。
【０００９】この方式のセルを同じ設計ルールのもとで
１Ｔ１Ｃセルと同じセル面積で実現する。それは、スタ
ック型セルにおいて下部電極を１Ｔ１Ｃセルと同じサイ
ズに加工し、上部電極のみを２つに加工することで実現
する。元々折り返しビット線方式ではキャパシタ上を２
本のプレート線が通るが、これを２つの上部電極にそれ
ぞれコンタクトを落とす。このようにしても開放ビット
線方式になるだけでレイアウトに問題は生じない。
１Ｔ１Ｃセルと同じセル面積で実現する。それは、スタ
ック型セルにおいて下部電極を１Ｔ１Ｃセルと同じサイ
ズに加工し、上部電極のみを２つに加工することで実現
する。元々折り返しビット線方式ではキャパシタ上を２
本のプレート線が通るが、これを２つの上部電極にそれ
ぞれコンタクトを落とす。このようにしても開放ビット
線方式になるだけでレイアウトに問題は生じない。
【００１０】
【実施例１】第１図が一例として本発明を実施した強誘
電体メモリセルである。第１図ｃに１Ｔ２Ｃ方式のメモ
リセルアレイの一部分を示す。２０で囲っている部分が
１セルである。セルは、ワード線２１とビット線２２及
び同一サイズの２つの強誘電体キャパシタ２３，２４、
そして、２本のプレート線２５，２６からなる。
電体メモリセルである。第１図ｃに１Ｔ２Ｃ方式のメモ
リセルアレイの一部分を示す。２０で囲っている部分が
１セルである。セルは、ワード線２１とビット線２２及
び同一サイズの２つの強誘電体キャパシタ２３，２４、
そして、２本のプレート線２５，２６からなる。
【００１１】第１図ａが本発明のメモリセルの構造断面
図である。製造工程を順に述べる。シリコン基板１上に
ＬＯＣＯＳ３を形成して素子分離する。次にワード線な
どのトランスファーゲート４を形成する。トランスファ
ーゲートはポリシリコンまたはポリシリコン／タングス
テンシリサイドの積層膜であるポリサイドである。ソー
ス／ドレイン２を形成する。
図である。製造工程を順に述べる。シリコン基板１上に
ＬＯＣＯＳ３を形成して素子分離する。次にワード線な
どのトランスファーゲート４を形成する。トランスファ
ーゲートはポリシリコンまたはポリシリコン／タングス
テンシリサイドの積層膜であるポリサイドである。ソー
ス／ドレイン２を形成する。
【００１２】さらにビット線５をポリサイドあるいはタ
ングステン配線で形成する。酸化膜１０で覆った後、エ
ッチバックあるいはＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃ
ｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）などの平坦化プ
ロセスを行う。この絶縁膜層には窒化シリコンを２００
Å程度の膜厚で挟んでおく。この膜は下層の配線が強誘
電体形成時の高温酸化雰囲気で酸化するのを防ぐためで
ある。そして、コンタクトホールを開口して、ポリシリ
コンプラグ６をエッチバック法などによって形成する。
ングステン配線で形成する。酸化膜１０で覆った後、エ
ッチバックあるいはＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃ
ｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）などの平坦化プ
ロセスを行う。この絶縁膜層には窒化シリコンを２００
Å程度の膜厚で挟んでおく。この膜は下層の配線が強誘
電体形成時の高温酸化雰囲気で酸化するのを防ぐためで
ある。そして、コンタクトホールを開口して、ポリシリ
コンプラグ６をエッチバック法などによって形成する。
【００１３】次に、強誘電体キャパシタ（７，８，９）
を形成する。下部電極７は、密着度向上とバリアメタル
を目的としたＴｉ／ＴｉＮ、Ｔａ／ＴａＳｉＮ膜と白金
からなる。通常、バリアメタルの酸化防止のために白金
はイリジウム、ルテニウム、ロジウム、酸素などの元素
のいくつかから構成される膜を複数積層させる工夫がな
される。強誘電体８はＰｂＬａｙＺｒｘＴｉ１−ｘ０
３、あるいはＳｒＢｉ２ＮｂｘＺｒ２−ｘ０９などであ
る。上部電極９はバリアメタルを除いて下部電極と同じ
材料構成である。これらを堆積後、結晶化アニールを行
う。
を形成する。下部電極７は、密着度向上とバリアメタル
を目的としたＴｉ／ＴｉＮ、Ｔａ／ＴａＳｉＮ膜と白金
からなる。通常、バリアメタルの酸化防止のために白金
はイリジウム、ルテニウム、ロジウム、酸素などの元素
のいくつかから構成される膜を複数積層させる工夫がな
される。強誘電体８はＰｂＬａｙＺｒｘＴｉ１−ｘ０
３、あるいはＳｒＢｉ２ＮｂｘＺｒ２−ｘ０９などであ
る。上部電極９はバリアメタルを除いて下部電極と同じ
材料構成である。これらを堆積後、結晶化アニールを行
う。
【００１４】次に、キャパシタ形状に加工する。これ
は、まず上下電極と強誘電体を一気に図の下部電極サイ
ズにエッチングする。これは従来例の下部電極サイズと
同じである。再び写真製版して上部電極のみ図の形状に
加工する。そして、酸化膜１０を堆積し、ＡｌＳｉＣｕ
などのメタル配線１１（プレート線）を形成する。この
あとは、２層目以降のメタル配線層を形成し、パッシベ
ーション膜（窒化膜）を最後に形成する。
は、まず上下電極と強誘電体を一気に図の下部電極サイ
ズにエッチングする。これは従来例の下部電極サイズと
同じである。再び写真製版して上部電極のみ図の形状に
加工する。そして、酸化膜１０を堆積し、ＡｌＳｉＣｕ
などのメタル配線１１（プレート線）を形成する。この
あとは、２層目以降のメタル配線層を形成し、パッシベ
ーション膜（窒化膜）を最後に形成する。
【００１５】第１図ｂはキャパシタとプレート線のみの
レイアウトである。第２図ｂではひとつおきにコンタク
ト１２を落としていたが、本発明ではすべて（上部電極
上）に落とす。なお、開放ビット線方式は通常折り返し
ビット線方式の半分のワード線数になるので第１図ａの
断面図ではＬＯＣＯＳ上のワード線が消えているが、折
り返しビット線方式と同じレイアウトも採れるのでＬＯ
ＣＯＳ上のワード線は存在する場合もある。いずれにし
ても、第２図と同じセル面積になるレイアウトである。
レイアウトである。第２図ｂではひとつおきにコンタク
ト１２を落としていたが、本発明ではすべて（上部電極
上）に落とす。なお、開放ビット線方式は通常折り返し
ビット線方式の半分のワード線数になるので第１図ａの
断面図ではＬＯＣＯＳ上のワード線が消えているが、折
り返しビット線方式と同じレイアウトも採れるのでＬＯ
ＣＯＳ上のワード線は存在する場合もある。いずれにし
ても、第２図と同じセル面積になるレイアウトである。
【００１６】
【発明の効果】このようにして１Ｔ１Ｃセルと同一の設
計ルールで同一セル面積の１Ｔ２Ｃセルを作ることがで
きる。有効なキャパシタサイズは上部電極面積で決まる
ので約半分になってしまうが、１Ｔ２Ｃ方式は２Ｔ２Ｃ
方式と同じで１Ｔ１Ｃ方式の２倍のビット線電位差が発
生する。従って、実質的には１Ｔ１Ｃで考えたときの２
倍のキャパシタサイズに相当し、つまりは従来例で示し
た１Ｔ１Ｃセルとほぼ同一サイズのキャパシタと同じビ
ット線電位差を示し、“１”、“０”判定ウインドウは
狭くならない。
計ルールで同一セル面積の１Ｔ２Ｃセルを作ることがで
きる。有効なキャパシタサイズは上部電極面積で決まる
ので約半分になってしまうが、１Ｔ２Ｃ方式は２Ｔ２Ｃ
方式と同じで１Ｔ１Ｃ方式の２倍のビット線電位差が発
生する。従って、実質的には１Ｔ１Ｃで考えたときの２
倍のキャパシタサイズに相当し、つまりは従来例で示し
た１Ｔ１Ｃセルとほぼ同一サイズのキャパシタと同じビ
ット線電位差を示し、“１”、“０”判定ウインドウは
狭くならない。
【図１】ａ 本発明による１トランジスタ２キャパシタ
型強誘電体メモリセルの断面図。 ｂ 本発明による強誘電体キャパシタとプレート線の接
続に関するレイアウト。 ｃ １トランジスタ２キャパシタ方式のメモリセルアレ
イ。
型強誘電体メモリセルの断面図。 ｂ 本発明による強誘電体キャパシタとプレート線の接
続に関するレイアウト。 ｃ １トランジスタ２キャパシタ方式のメモリセルアレ
イ。
【図２】ａ 折り返しビット線方式の１トランジスタ１
キャパシタ型強誘電体メモリセルの断面図。 ｂ 強誘電体キャパシタとプレート線の接続に関するレ
イアウト。
キャパシタ型強誘電体メモリセルの断面図。 ｂ 強誘電体キャパシタとプレート線の接続に関するレ
イアウト。
１ シリコン基板 ２ ソース／ドレイン ３ ＬＯＣＯＳ ４ トランスファーゲート ５６ ポリシリコンプラグ ７ 下部電極 ８ 強誘電体 ９ 上部電極 １０ 酸化絶縁膜 １１ メタル配線 １２ 上部電極／プレート線間コンタクト ２０ １トランジスタ２キャパシタセル ２１ ワード線 ２２ ビット線 ２３、２４ 強誘電体キャパシタ ２５、２６ プレート線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 FR01 GA09 GA11 JA15 JA17 JA32 JA35 JA36 JA38 JA39 JA40 JA43 JA53 JA56 MA06 MA17 PR39 PR40
Claims (1)
- 【請求項１】ゲート端子がワード線に接続されたモス型
電界効果トランジスタのソース／ドレインの一方がビッ
ト線と接続され、他方と絶縁膜を介して配置した強誘電
体キャパシタの下部電極とをコンタクトプラグで電気的
に接続され、前記強誘電体キャパシタがひとつの下部電
極上に強誘電体を挟んで２つの上部電極がビット線方向
に並んで配置される構成からなり、前記２つの上部電極
上それぞれにプレート線を配置し各上部電極と接続され
たことを特徴とする、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000301258A JP2002100741A (ja) | 2000-08-25 | 2000-08-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000301258A JP2002100741A (ja) | 2000-08-25 | 2000-08-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100741A true JP2002100741A (ja) | 2002-04-05 |
Family
ID=18782824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000301258A Pending JP2002100741A (ja) | 2000-08-25 | 2000-08-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100741A (ja) |
-
2000
- 2000-08-25 JP JP2000301258A patent/JP2002100741A/ja active Pending
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