KR100677775B1 - 반도체 소자의 강유전체 캐패시터 및 그 형성방법 - Google Patents

반도체 소자의 강유전체 캐패시터 및 그 형성방법 Download PDF

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 캐패시터 유전체로 강유전체 박막을 사용하는 반도체 소자의 강유전체 캐패시터 및 그 형성방법에 관한 것으로, 강유전체 캐패시터 구조에 기인한 단차를 감소시키고, 정전용량을 증가시킬 수 있는 강유전체 캐패시터 및 그 형성방법을 제공하는 데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 하부층 상에 제공되는 셀 플레이트 노드; 상기 셀 플레이트 노드 상부에 제공되며, 스토리지 노드가 형성될 트렌치 구조를 가진 강유전체막; 및 하부면 및 측면이 상기 강유전체막과 접촉되도록 상기 트렌치 구조 내에 매립된 스토리지 노드를 포함하여 이루어진다. 또한, 본 발명은 소정의 하부공정이 진행된 하부층 상에 셀 플레이트 노드용 전도막을 형성하는 제1 단계; 상기 셀 플레이트 노드용 전도막 상부에 강유전체막을 형성하는 제2 단계; 스토리지 노드가 형성될 영역의 상기 강유전체막을 부분식각하여 트렌치 구조를 형성하는 제3 단계; 상기 트렌치 구조 내에 스토리지 노드용 전도막을 매립하는 제4 단계를 포함하여 이루어진다.
강유전체막, 상부전극용 전도막, 하부전극용 전도막

Description

반도체 소자의 강유전체 캐패시터 및 그 형성방법{Ferroelectric capacitor and Method for forming the same in semiconductor device}
도 1a 내지 도 1d는 종래기술에 따른 강유전체 캐패시터 형성 공정도를 도시한 도면.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 강유전체 캐패시터 형성 공정도를 도시한 도면.
*도면의 주요부분에 대한 부호의 간단한 설명
20 : 하부층 21 : 하부전극용 전도막
22 : 강유전체막 23 : 상부전극용 전도막
24 : 감광막 패턴
본 발명은 반도체 기술에 관한 것으로, 특히 캐패시터 유전체로 강유전체 박 막을 사용하는 반도체 소자의 강유전체 캐패시터 및 그 형성방법에 관한 것이다.
강유전체 메모리 소자(Ferroelectric Random Access Memory, FeRAM)는 (Sr,Bi)Ta2O9(이하, SBT라 약칭함), Pb(ZrxTix-1)O3(이하, PZT라 약칭함) 등의 강유전체 물질을 캐패시터 유전체로 사용하는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 메모리하고 있는 장점이 있을 뿐만 아니라, 동작 속도 측면에서도 기존의 DRAM(Dynamic Random Access Memory)에 필적하기 때문에 차세대 메모리 소자로 각광받고 있다.
이와 같이, 반도체 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.
강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remanent polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 비휘발성 메모리 소자로 사용하는 경우 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하게 되는 원리를 이용하는 것이다.
강유전체 기억소자의 축전물질로는 SBT와 PZT 박막이 주로 사용된다. 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.
일반적으로, 강유전체 캐패시터의 구조는 하부전극/강유전체막/상부전극의 구조로 이루어져 있다. 또한, 강유전체 기억소자의 강유전체 물질로는 SBT박막 또는 PZT박막이 주로 사용되며, 상, 하부전극 재료로는 백금(Pt), 이리듐(Ir), 루테늄(Ru) 과 같은 금속물질 또는 산화이리듐(IrO2)이나 산화루테늄(RuO2)과 같은 금속산화물이 주로 사용되고 있다.
도 1a 내지 도 1d는 종래기술에 따른 강유전체 캐패시터 형성 공정도를 도시한 도면으로서, 이하 이를 참조하여 설명한다.
먼저, 도 1a에 도시된 바와 같이 소정의 하부공정이 진행된 하부층(10) 상부에 하부전극용 전도막(11), 강유전체막(12) 및 상부전극용 전도막(13)을 차례로 증착한다. 이때, 하부전극용 전도막(11) 및 상부전극용 전도막(13)은 백금을 사용하여 각각 2000Å 정도의 두께로 형성하고, 강유전체막(12)은 SBT를 사용하여 2400Å 정도의 두께로 형성한다.
다음으로, 도 1b에 도시된 바와 같이 상부전극용 전도막(13) 상부에 제1감광막 패턴(14)을 형성한 후 이를 식각마스크로하여 선택식각을 수행하여 상부전극용 전도막(13)을 패터닝한다.
다음으로, 도 1c에 도시된 바와 같이 제1감광막 패턴(14)을 제거하고, 강유전체 캐패시터 패턴 형성을 위해 패터닝된 상부전극용 전도막(13)을 충분히 덮을 수 있는 제2감광막 패턴(15)을 형성한다.
다음으로, 도 1d에 도시된 바와 같이 제2감광막 패턴(15)을 식각마스크로 하여 강유전체막(12) 및 하부전극용 전도막(11)을 선택식각한 후, 제2감광막 패턴(15)을 제거하여 강유전체 캐패시터 패턴을 형성한다.
그러나, 상기와 같이 이루어지는 종래기술에 따른 강유전체 캐패시터는 하부전극용 전도막(11), 강유전체막(12) 및 상부전극용 전도막(13) 각각의 두께가 모두 캐패시터 단차로 작용하여 후공정 시 평탄화 문제를 야기시키게 된다.
또한, 스토리지 노드 역할을 하게 되는 상부전극용 전도막(13) 패턴과 강유전체막(12)과의 접촉면적에 따른 정전용량측면에서 살펴보면, 이와 같은 접촉면적이 상부전극용 전도막(13) 패턴의 하부측 면적에 제한되어 상부전극용 전도막(13) 패턴의 측면이 정전용량에 기여하지 못하는 문제점이 발생하고 있다.
본 발명은 강유전체 캐패시터 구조에 기인한 단차를 감소시키고, 정전용량을 증가시킬 수 있는 강유전체 캐패시터 및 그 형성방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 소정의 하부층 상에 제공되는 셀 플레이트 노드; 상기 셀 플레이트 노드 상부에 제공되며, 스토리지 노드가 형성될 트렌치 구조를 가진 강유전체막; 및 하부면 및 측면이 상기 강유전체막과 접촉되도록 상기 트렌치 구조 내에 매립된 스토리지 노드를 포함하여 이루어진다.
또한, 본 발명은 소정의 하부공정이 진행된 하부층 상에 셀 플레이트 노드용 전도막을 형성하는 제1 단계; 상기 셀 플레이트 노드용 전도막 상부에 강유전체막을 형성하는 제2 단계; 스토리지 노드가 형성될 영역의 상기 강유전체막을 부분식각하여 트렌치 구조를 형성하는 제3 단계; 상기 트렌치 구조 내에 스토리지 노드용 전도막을 매립하는 제4 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 강유전체 캐패시터 형성 공정도를 도시한 도면이다.
본 실시예는 먼저, 도 2a에 도시된 바와 같이 소정의 하부공정이 진행된 하부층(20) 상부에 하부전극용 전도막(21) 및 강유전체막(22)을 차례로 형성한다. 이때, 하부전극용 전도막(21) 물질로는 백금을 사용하고, 형성 두께는 2000Å 정도의 두께로 형성한다. 또한, 강유전체막(22) 형성을 위한 물질로는 SBT를 사용하고, 그두께는 3000Å 정도로 형성한다.
다음으로, 도 2b에 도시된 바와 같이 상부전극이 형성될 영역의 강유전체막(22)을 부분식각한다. 이때, 부분식각은 Ar/Cl2 혼합가스를 사용한 건식식각법을 사용하여 1500Å 정도의 타겟(target)으로 식각을 수행한다. 또한, 건식식각법을 대신하여 HF용액 또는 희석된 HF용액을 사용한 습식식각법을 사용할 수도 있다.
다음으로, 도 2c에 도시된 바와 같이 상부전극의 형상이 음각된 강유전체막(22) 상부에 상부전극용 전도막(23)을 형성한 후 강유전체막(22) 상부가 노출되도록 에치백을 수행하여 강유전체막(22) 내부에만 상부전극용 전도막(23)이 매립되도록 한다. 이때, 에치백 방법으로는 전면 건식식각법 또는 화학적기계적연마(Chemical Mechanical Polishing, CMP)법을 사용한다.
다음으로, 도 2d에 도시된 바와 같이 강유전체 캐패시터 패턴 형성을 위해 상부전극용 전도막(23)을 충분히 덮을 수 있을 정도의 감광막 패턴(24)을 형성한 후 이를 식각마스크로 하여 강유전체막(22) 및 하부전극용 전도막(21)을 선택식각한다. 이때, 선택식각은 RIE(reactive ion etching) 장비를 사용한 건식식각법을 사용하여 수행하는데, 강유전체막(22) 식각 시에는 Ar/Cl2/C2F6 혼합가스를 사용하고, 하부전극용 전도막(21) 식각 시에는 Ar/Cl2 혼합가스를 사용하여 식각을 수행한다. 이어서, 강유전체막(22)과 하부전극용 전도막(21)의 식각 과정에서 감광막 패턴(24)의 측벽에 생성된 폴리머(polymer) 제거를 위하여 PET(Post Etch Treatment)공정을 실시한다. 여기서, PET공정 수행 시 공정조건을 살펴보면 다음과 같다.
가) 파워 : 400 ~ 600 W
나) 압력 : 10 mT
다) 가스 : Ar/Cl2 혼합가스
라) 유량 : Ar - 10sccm 이하 Cl2 - 20sccm 이상
다음으로, 도 2e에 도시된 바와 같이 감광막 패턴(14)을 제거하여 강유전체 캐패시터 형성공정을 완료한다.
이렇듯, 본 발명은 강유전체막에 상부전극, 즉 스토리지 노드가 매립되는 구조를 형성함으로써, 종래의 강유전체 캐패시터 구조에 비해 후속공정에서 발생할 수 있는 단차문제를 해결할 수 있으며, 또한 강유전체막과 상부전극과의 접촉면적이 스토리지 노드의 측면까지 확대됨에 따라 정전용량을 증가시켜 강유전체 캐패시터의 특성을 개선하였다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 스토리지 노드 두께만큼의 단차를 감소시키는 효과가 있으며, 이로 인하여 후속 공정을 용이하게 하는 효과가 있다. 또한, 본 발명은 정전용량을 증가시켜 강유전체 캐패시터의 특성을 향상시키는 효과가 있다.

Claims (4)

  1. 소정의 하부층 상에 제공되는 셀 플레이트 노드;
    상기 셀 플레이트 노드 상부에 제공되며, 스토리지 노드가 형성될 트렌치 구조를 가진 강유전체막; 및
    하부면 및 측면이 상기 강유전체막과 접촉되도록 상기 트렌치 구조 내에 매립된 스토리지 노드
    를 포함하는 반도체 소자의 강유전체 캐패시터.
  2. 소정의 하부공정이 진행된 하부층 상에 셀 플레이트 노드용 전도막을 형성하는 제1 단계;
    상기 셀 플레이트 노드용 전도막 상부에 강유전체막을 형성하는 제2 단계;
    스토리지 노드가 형성될 영역의 상기 강유전체막을 부분식각하여 트렌치 구조를 형성하는 제3 단계; 및
    상기 트렌치 구조 내에 스토리지 노드용 전도막을 매립하는 제4 단계
    를 포함하여 이루어지는 반도체 소자의 강유전체 캐패시터 형성방법.
  3. 제2항에 있어서,
    상기 강유전체막의 두께는 3000Å 정도인 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
  4. 제2항에 있어서,
    상기 트렌치 구조의 깊이는 1500Å 정도인 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
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